谢邀，楼上一堆不懂的。忆阻器可不是什么简单的存储替代品，用来代替DRAM的，它是可以根本改写目前逻辑电路设计方法的东西。&br&&br&目前的逻辑设计是有缺陷的，缺陷在于基本的电路结构分为了时序逻辑和组合逻辑两部分。时序逻辑不是当T有效的（比如reg，下一个T才能存进数据），组合逻辑却是当T的，这就造成设计IC的timing控制很复杂。每做一次存储，运算就向后推一拍，design大了你自己都不知道不同的信号是否还是同步的。也使得设计的timing难以估算，写个design还得先画波形图，生怕错T。&br&同时寄存器还具有分割timing的作用，这使得插入寄存器有时候不光为了存储，也有的就是为了timing，逻辑无关的地方也要插寄存器，加深了design的复杂度。&br&&br&硬件原理上说，一个design需求提出来了，组合逻辑该用多少其实已经确定了，但是寄存器用多少却是未定的。组合逻辑负责完成运算，它是我们真正需要的，存储器是我们为了存数据以及分割timing不得不引入的。一旦引入存储器，design的时序复杂度就开始增加。好的designer可以降低延时，只用几拍就能搞定，差的designer用很多拍都搞不定。用的拍数越多，design越复杂，用的拍数越少，timing又未必meet。究竟用多少，是个神才知道的东西。&br&&br&我觉得寄存器的存在是目前逻辑设计复杂的万恶之源。其存储的非当T有效，以及其建立时间和保持时间的问题，使得逻辑设计大大复杂，使得程序员不能专注于逻辑和算法（组合逻辑），要大量分心考虑timing问题。&br&&br&忆阻器不一样，他运算的同时进行存储。理论上有了它，从此不需要寄存器这种东西，它有天然的状态保持功能，运算完成也意味着存储完成。理论上，以后就没有组合逻辑和时序逻辑的区别，专注于写组合逻辑就行了，它自带存储功能，这有可能使得异步逻辑得以实现，并且可以取消时钟。因为时钟的存在主要就是为了寄存器的同步，没有寄存器，就不需要时钟，这是很牛逼的。&br&&br&先扯到这。
谢邀，楼上一堆不懂的。忆阻器可不是什么简单的存储替代品，用来代替DRAM的，它是可以根本改写目前逻辑电路设计方法的东西。 目前的逻辑设计是有缺陷的，缺陷在于基本的电路结构分为了时序逻辑和组合逻辑两部分。时序逻辑不是当T有效的（比如reg，下一个T才…
如果是从课程的角度来说，初步的模电和数电难度相当，高级一点的课程的话模电更难。&br&一般而言，大一大二上的数电主要是状态机和逻辑门，模电无非是三极管，MOS和运放，难度差不了太多。&br&大三大四的话，模电开始上拉扎维，数电上设计透视，或者是CMOS超大规模集成电路，这时候模电的难度要大于数电。因为这个时候，模电已经快进入实战阶段了，数电还是在讲概念和打基础。&br&再往上，二者就越离越远了。模电继续实战，进一步专精某一块，RF、ADDA、POWER等，技能点点起来。&br&数电的功夫开始往电路外面走，体系结构，信息论，通信，视频，看具体方向，总要开一点新的科技树，要么CS要么通信之类的。毕竟纯实现很难支撑一个硕士以上的论文。&br&这时候，个人感觉，模电的功夫在电路以内，数电的功夫在电路以外了。
如果是从课程的角度来说，初步的模电和数电难度相当，高级一点的课程的话模电更难。 一般而言，大一大二上的数电主要是状态机和逻辑门，模电无非是三极管，MOS和运放，难度差不了太多。 大三大四的话，模电开始上拉扎维，数电上设计透视，或者是CMOS超大规…
&p&大家说的比较好了，我再做些补充吧&/p&&p&------------------------------------------------------------------------------------------------------------------------------------------&/p&&p&首先是为什么要降低功耗？第一，延长移动设备一次充电后能使用时间；第二，降低发热；第三，也是为了安全考虑，因为P＝UI，当前MOS电路电压0.9V左右，所以当power几十W时，需要几十安电流，长时间就有可能烧坏芯片。 基于以上原因，我们要进行低功耗设计。&/p&&br&&p&接着上图，power consumption公式：&/p&&br&&img src=&/7efe514c6facfa0ddfb2c_b.jpg& data-rawwidth=&485& data-rawheight=&323& class=&origin_image zh-lightbox-thumb& width=&485& data-original=&/7efe514c6facfa0ddfb2c_r.jpg&&&br&&img src=&///equation?tex=C_%7BL%7D& alt=&C_{L}& eeimg=&1&&:
Switching Capacitance, E: Energy,
Pavg: Average Power&p&有了power consumption公式，就能进行低功耗设计，基本思路如下图：&/p&&img src=&/ff89a983e718bc66e2ce94f9ad732814_b.jpg& data-rawwidth=&529& data-rawheight=&282& class=&origin_image zh-lightbox-thumb& width=&529& data-original=&/ff89a983e718bc66e2ce94f9ad732814_r.jpg&&&p&具体Low power 方法如下: &/p&&ul&&li&Clock Gating：给每个模块的clock加上gate，不需要时关闭gate, to minimize dynamic power&br&&/li&&li&Power Gating：原理同上，minimize dynamic power and leakage power&br&&/li&&/ul&&img src=&/ee5f630bbb_b.jpg& data-rawwidth=&209& data-rawheight=&322& class=&content_image& width=&209&&&ul&&li&Asynchronous circuit(异步电路)：对于asynchronous circuit大家第一反应好像是提高系统处理速度，其实因为asynchronous circuit需要使用多次handshake，处理速度未必比时序电路快多少。Asynchronous circuit另一个重要作用就是降低功耗，超过一半的power都是消耗在clock tree及其连接的flip-flop上，使用asynchronous circuit能消除clock，从而消除clock tree降低功耗；&br&&/li&&li&降低频率：利用并行处理增加电路来降频，牺牲area降低功耗；&br&&/li&&li&降低电压：电压受频率影响，可以通过降低频率来降低所需电压。当频率降低，电路switch速度降低，所以能有更多时间去进行一次充电，因此所需充电电压降低(电压越大充电速度越快)。同时可通过pipeline，分割combinational logic(组合逻辑)，若同时保持frequency不变，circuit能有更多时间去进行一次充电,从而降低所需充电电压。&br&&/li&&li&DVFS：动态电压频率调整，动态调整频率电压到需要的值，避免浪费，从而降低功耗&br&&/li&&li&GALS：全局异步局部同步, 将系统划分成不同的clock domain,每个domain使用合适的clk
frequency,避免frequency浪费，同时提高系统速度，也方便进行clock gating.&br&&/li&&li&再另外就是系统设计时考虑优化，如减少circuit switch，用RAM代替register file,减少存储器读写。&/li&&/ul&----------------------------------------------------------------------------------------------------------------------------&br&PS. 看到一个讲RTL power reduction不错的文章，传上来跟大家分享下：&br&&img src=&/ba61ed0c81_b.png& data-rawwidth=&594& data-rawheight=&614& class=&origin_image zh-lightbox-thumb& width=&594& data-original=&/ba61ed0c81_r.png&&&br&原文链接： &a href=&///?target=http%3A///items/0550-03.html& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&446 ASIC chip design engineers surveyed on RTL power reduction&i class=&icon-external&&&/i&&/a&
大家说的比较好了，我再做些补充吧------------------------------------------------------------------------------------------------------------------------------------------首先是为什么要降低功耗？第一，延长移动设备一次充电后能使用时间；第二…
想当年，一开始我也是学不懂。学了这么多年终于学懂了，觉得以前的课本真是扯淡，一上来就告诉你一堆高大上的东西，谁懂嘛。。&br&&br&&b&以下干货，告诉你怎么入门：&/b&&br&&br&看这个MIT印度教授出的书：&b&Agarwal.&.Lang.(2005).Foundations.of.Analog.and.Digital.Electronic.Circuits&/b&&br&&a href=&///?target=http%3A///s/uA5G8H9JWCa3t& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&[模拟和数字电子电路基础].Agarwal.&.Lang.(2005).Foundations.of.Analog.and.Digital.Electronic.Circuits.pdf&i class=&icon-external&&&/i&&/a&&br&虽然是英文，但看着比中文看得懂，从欧姆定律开始讲，慢慢讲到你懂为止。。。&br&&br&&b&同时看这个课程： &/b&&a href=&///?target=http%3A///special/opencourse/circuits.html& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&麻省理工公开课：电路和电子学&i class=&icon-external&&&/i&&/a&&br&&br&看完之后，你就入门了。（PS：公开课和那本书，都是同一个印度教授出品）
想当年，一开始我也是学不懂。学了这么多年终于学懂了，觉得以前的课本真是扯淡，一上来就告诉你一堆高大上的东西，谁懂嘛。。 以下干货，告诉你怎么入门： 看这个MIT印度教授出的书：Agarwal.&.Lang.(2005).Foundations.of.Analog.and.Digital.Electronic.…
两者最大的区别就是FPGA后端考虑较少，ASIC需要考虑后端。
&br&（前端通常指，网表之前的阶段，后端通常指，网表实现成电路的阶段）
&br&前端设计没有本质区别，但是如果设计中使用了vendor的库就需要区分，比如memory：FPGA里通常是lut搭的分布式memory或者block ram，但是asic里用的memory都是vendor提供的；还有IP core也是不同的，比如serdes。
&br&还有方案上的区别，fpga因为没有流片成本，设计存在升级打补丁的机会，所以对设计的可靠性、方案的严密性可以在使用中慢慢打补丁，而asic一次流片成本太高，所以前期的设计对各方面的考虑必须非常严谨。
&br&后端的区别就大了，一般说来FPGA后端绝大部分工作由厂商提供的工具完成，比如ise quartus，自动帮你完成了布局布线等，对于复杂的设计可能需要编写脚本等进行人工干预。总的来说FPGA后端可定制的内容受限，不是最优的结果，其成本、面积、功耗相对ASIC都较差。
&br&而asic后端流程就比较复杂，区别不同的厂商、不同的工艺接点，都有不同的过程。
&br&这里有cot和非cot流程，cot流程一般指设计方完成所有的后端流程（商务上这个费用不太清楚怎么操作，应该需要付出工艺使用的授权费），非cot指由vendor提供后端团队协助设计方完成后端流程，（当然这要付钱）。
&br&具体流程建议上IBM TI等工艺提供商官网查询。
两者最大的区别就是FPGA后端考虑较少，ASIC需要考虑后端。 （前端通常指，网表之前的阶段，后端通常指，网表实现成电路的阶段） 前端设计没有本质区别，但是如果设计中使用了vendor的库就需要区分，比如memory：FPGA里通常是lut搭的分布式memory或者block r…
如一切学习一样，实践是最好的老师。&br&&br&允许我先扯远一点，不谈学电学，其实任何东西的学习都是这样的。&br&&br&人最重要的工具就是大脑，掌握使用大脑的方法是一切的开始。而大脑的脾气是很古怪的，你必须顺着它来。大脑有哪些脾气呢？个人总结如下：&br&&br&1、牵扯身体部件越多它越活跃。&br&2、奖赏来得越快它越爽。&br&3、危机感，对抗性会强化记忆。&br&&br&其实人类的进化史就是一个好吃懒做的怂蛋史。为了不被杀，为了吃，为了做爱而进化。&br&其结果就是，人的神经系统更习惯短期目标，人更容易被外源的负面因素激励而非内源的正面因素。真正能激励人的内源正面因素只有食欲和性欲。&br&&br&题主回忆一下小时候你的学习经历就知：&br&1、反复做10分钟左右就能完成的题目（短期刺激和目标）&br&2、老师与家长会施加威胁。&br&3、家长会许诺奖励。&br&&br&这都是为了配合人的天性而调整出的高效学习法。&br&我还可以再举例：&br&1、之前知乎里很热门的“所有游戏的设计都是冲着“人性的弱点””一文，说的就是为了投大脑所好，游戏故意制造有惊无险而奖励连连的体验，来让大脑欲罢不能。&br&2、在我国，看AV和学互联网技术有什么相关性也不需要我多提。&br&3、大多数人的盲打都是聊天工具教会的也不用我说为什么了吧？&br&&br&说这么多，其实意思很明确，类比嘛，要怎么才能学好？一定要实践！要厚着脸皮实践！&br&&br&言归正传，就我个人而言，以前是没有充分意识到这点的，耽误了不少时间，工作后有了大量实践的机会、被打脸的机会以及打别人脸的机会（雾）。进步神速，由此也十分感慨。&br&&br&题主应该是大学生，这有得天独厚的条件。我国大部分大学的实验室都是全天开放的，有大把的机会给你去玩电路。&br&题主在书上看到个什么例子，就可以去思考怎么做实验验证一下，然后就去做，立刻去做。&br&&br&加入一个同好小团体很重要，千万不要低估你装逼和打别人脸的欲望（性欲就算了，电子论坛上有妹子八成也是人妖），会很好地激励你去学。同好间的争论与互打脸是很好的激励！因为这能给你无形的压力以及加快给大脑奖赏的频率。&br&&br&尝试参加一些小的比赛，同样是为了有压力以及增加奖赏。&br&&br&是不是有点玩游戏练级做任务PK的味道，差不多这个状态你就能学得很爽了。&br&&br&BTW，让你去参与打脸不是让你变狂妄自大，始终记得真理是不会改变的，错了就要立刻承认，打别人脸就要做好被打的准备，我才不会告诉你被人打脸升级更快呢。。&br&&br&&br&&br&学习资料方面，强烈推荐MIT等名校的公开课，著名半导体厂商（ti，linear，ad等等）的芯片手册以及参考资料，信号与系统那本书的英文原版以及各种著名教材的英文原版都是很好的。但不要为了看而看，一定要结合实践与装逼去看。&br&&br&&br&&br&最后，尝试变基佬，这样可以顺带性欲激励（大雾）
如一切学习一样，实践是最好的老师。 允许我先扯远一点，不谈学电学，其实任何东西的学习都是这样的。 人最重要的工具就是大脑，掌握使用大脑的方法是一切的开始。而大脑的脾气是很古怪的，你必须顺着它来。大脑有哪些脾气呢？个人总结如下： 1、牵扯身体部…
谢邀，从理论上来说，这是一个非常合理的做法，并不过时。&br&理由1：与门的基础性，单纯用与非门可以实现任意逻辑表达式，而用与门就不行，没有取反因子。&br&理由2：与非门的经济性，在集成电路中，与非门和或非门是仅次于非门的第二简单的门，现在的数字电路基本都是用cmos实现，就是用互补的pmos和nmos实现组合逻辑门。非门（inv）是1个pmos+1个nmos，2输入与非门（nand2）和2输入或非门（nor2）都是2个pmos+2个nmos，而2输入与门（and2）和2输入或门（or2）则是在nand2和nor2后面再接inv得到，需要3个pmos和3个nmos，从资源的角度来说，and和or反而不如nand和nor。&br&理由3：与非门比或非门性能好，cmos工艺中pmos的导通能力比nmos差，对比nand2和nor2的结构，可以发现nand2中pmos是并联，nmos是串联，所以性能差的单个pmos输出“1”的能力恰好匹敌2个串联nmos输出“0的”能力，而nor2则反过来，pmos串联，nmos并联，对于导通能力差的pmos来说是雪上加霜，通常需要大幅度增加nor2中的pmos的宽度才能和nmos匹敌，但是mos管尺寸的增加会占用更多的面积且造成更大的寄生电容。总之与非门，不管是几输入，都比和其对称的或非门要更优秀。&br&从以上几点可以看到，nand确实是有资格作为表达式的终极化简因子的，在手工设计电路时，如果可以的话，工程师是倾向于用与非门的，但并不是说对于一个确定的组合逻辑，全部使用与非门来凑就是最优，比如说一个nor2无论如何也比用一个nand2加3个inv要好。&br&实际工程中，大规模数字逻辑的最佳电路实现是交给软件来做的，这个过程被称为综合（synthesis）。
谢邀，从理论上来说，这是一个非常合理的做法，并不过时。 理由1：与门的基础性，单纯用与非门可以实现任意逻辑表达式，而用与门就不行，没有取反因子。 理由2：与非门的经济性，在集成电路中，与非门和或非门是仅次于非门的第二简单的门，现在的数字电路基…
&p&VSLI 设计工作需要一个优秀的MS EE（or MS ECE/EECS/CS）背景。你需要在本科或硕士期间学习很多技术技能，除此之外，一些额外的知识也能增加你的竞争力，比如学学C++，Python和SystemC-AMS。&/p&&br&&p&除了优秀的专业知识，良好的沟通技巧对VLSI的职位也很重要。假如你是应用工程师或者销售市场工程师，想想你在中国或者巴西的顾客，如果你与他们有着交流问题，啊哈，那就祝你好运了。&/p&&br&&p&非技术的职位也存在于IC设计公司和制造商。但是，对于这种非技术的职位，上升的空间又有多少呢？忘了那些在技术没那么先进时期的榜样吧，我讨论的是现在，或者更重要的未来。&/p&&br&&p&也就是说，VLSI设计（或相关领域，比如EDA）可不是人人都能做的。如果人人都能很容易弄懂VLSI，在硅谷的半导体公司可就不会用12W以上的年薪，H-1B和绿卡的条件，去招EE的PhD去做IC设计了。如果你觉得自己学不懂VLSI，还是考虑下其他出路吧。&/p&&br&&p&所以说，要想做好一名MS EE，你至少需要在VSLI设计领域修满3-8门课程。对analog/RF 和mixed-signal (AMS/RF) IC design 还有 EDA都是一样的，3-8门课程！如果可能的话，在半导体工业领域内，最好参与研发工作。同时，关注下相关领域的最近进展，比如计算机架构，嵌入式系统，信息物理系统还有半导体制造工艺。不幸的是，现今这方面大多数顶级的研究大学都在美国。&/p&&br&&p&在VLSI领域，有着一个MS EE学位的优势非常明显。你去面试VLSI研发工作的问题会少很多；至少能完成4-8个VLSI设计不同方面的项目，比如，处理器设计，SRAM设计，VIterbi解码器，树状加法器（&u&我是viterbi学院的怎么都没学过viterbi decoder？？大哥你那个学校的，好牛啊&/u&）；在你的VLSI项目中，你也能接触到工程界的EDA工具，综合的学习硬件设计和验证语言（HDL + HVL）；在学校各种校园活动中接触已经工作的研发工程师，比如技术讲座，招聘宣讲会，毕业生访校活动，IEEE Student Professional Awareness Conferences（&u&你就吹吧你，我听都没听说过&/u&）。&/p&&br&&p&当然，你也可以去读个没那么好的MS EE，比如University of South Florida（虽然没听说过这学校，但被黑得好惨）或者在新加坡啊欧洲啊的一些工程课程。但是你学到的VLSI/IC设计技能可能在实际研发工作中根本用不上。虽然在欧洲啊，台湾啊，其他一些地方也招VLSI工程师。但你可能问清楚这些人到底在干啥。不是问他们的项目是什么，而是问他们是给公司创造有价值的知识产权(IP)么？（&u&非常好的建议，此处应做笔记&/u&）&/p&&br&&p&跟风的人永远赢不了。胜者必须要是大胆勇敢，并敢于承担风险的。&/p&&br&&p&有人说中国也需要很多工程师。但是，我要说的是，只要他们还在山寨别人，他们就绝不可能在创新上领导世界。（&u&虽然说的是实话，但是还是很伤心。但是我不相信很多人从很多方面对中国人不能创新的解读。与其说这些废话，我们还是看看中国在跟随学习先进技术的过程中作出了多少创新。我下一个课题就是这个了&/u&）&/p&&br&&p&所以说，如果你想知道美国之外哪所大学能给提供完善的VLSI设计，AMS/RF IC设计或者EDA的教学，查查DAC/ISSCC Student Design Contest（&u&Take a note，查查看有什么有趣的东西&/u&）。哪所大学在这竞赛中胜出，说明它肯定不差啦。&/p&&br&&p&下面是我推荐的一些大学：国立台湾大学，清华大学（台湾），韩国科学技术院，首尔国立大学，以色列的Technion，比利时的KU Leuven（与IMEC有着深入合作）以及西欧一些顶尖大学（德国的Technischen Universit?t，瑞士的EPFL and ETH Zurich，荷兰的TU/e and TU Delft）。西班牙的Universitat Politècnica de Catalunya，意大利的Politecnico di Torino和Politecnico di Milano，葡萄牙的Instituto Superior Técnico，丹麦的Danmarks Tekniske Universitet也有着不少有趣的项目，但研究水平不是很强。在澳大利亚，英国和法国也有一些有趣的VLSI项目，但是这些地方没有初级VLSI课程，仅仅有高级的研究生课程。（&u&虽然此人言辞傲慢，但他弹指间讲天下英雄细细数来的气度，还真是让人不得不佩服。以我才疏学浅，还不足以辨别他说的正确与否，但是他这份胆识和自信，还真是该让我好好学习的。也许有那么一天，我也能站得足够高，对我的世界细细道来。&/u&）&/p&&br&&p&总之，美国之外大学的VLSI设计课程同美国本土大学的课程相比，都很苍白无力。但明显的，也有例外，比如台湾国立大学。&/p&&br&&p&去读读“IEEE Solid-State Circuits”期刊，2013年春，第五卷，第二号（&u&&IEEE Solid-State Circuits& magazine, Spring 2013, Vol. 5, No. 2居然有些章节是免费的诶&/u&）。其中有一篇Marcel Pelgrom所著名为“Picking Strawberries”的文章，恰好描述了就是我所说的IC设计研发工程师的创新。&/p&&br&&p&PS：再好好想想，就算是在商科领域，很多人也会去修一个MBA。作为管理者，很多人都先修了EEMS再修MBA。&/p&（&u&所以作者的意思就是，想搞VLSI这么有难度的职业，至少得修个MSEE，还不能是随便什么破大学，美国本土top大学最好了，就算不在美国，也得去他推荐过的那几所大学。我不知道他说的对不对，但是VLSI需要的专业深度，跟CS或者其他工程类工作相比，需要的投入的确更多。简单来说，CS至少还有很多开源项目供初学者参与，在编程的过程中，也许就能成为大牛。但是VLSI是一个让我感觉很封闭的领域，芯片设计架构在MIPS和SPARC之后，近来20年的最先进都设计都由大公司牢牢把握，有什么途径能让人自学成材么？我看很难。所以从知识扩散的角度，我还是同意作者的观点的。&/u&）&br&&br&回答来源：&a href=&///?target=http%3A///How-relevant-is-Masters-degree-to-climb-up-corporate-ladder-In-VLSI-company-like-Qualcomm-Intel-Nvidia-ARM& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&How relevant is Masters degree to climb up corporate ladder (In VLSI company like Qualcomm/Intel/Nvidia/ARM)?&i class=&icon-external&&&/i&&/a& From Pasquale Ferrara, Ph.D.&br&&br&Imagine this, if MS EE is a job requirement for being an applications engineer in the U.S. (and some other countries), and is predicted as early as 1998 (see Engineering an education for the future), what kind of career paths (in a fabless IC design company or integrated device manufacturer, IDM) do you see yourself being in? See Choosing a Graduate Program in VLSI Design & Related Areas: Things to Consider by Pasquale Ferrara on Electrical Engineering + Computer Science (EECS)
for more information.&br&&br&Technical roles require a good MS EE (or MS ECE/EECS/CS) with an emphasis in VLSI design. Having a MS EE (or equivalent) from a prestigious university won't cut it anymore. You gotta have the technical skills, which comes from hard work and studying hard during your BS and MS degree programs. And, you gotta learn extra stuff outside the classroom to stand out
e.g., learn to program in C++, Python, and SystemC-AMS.&br&&br&Semi-technical roles require a MS EE (or equivalent) with decent skills in VLSI design, and good interpersonal communication skills and intercultural competence. If your clients are in China or Brazil, and you have difficulties interacting with them as an applications engineer or sales/marketing engineering, woe to you! Good luck in getting enough sales, or in avoiding complains about your poor communication skills, lack of respect for local cultural norms, or worse appearing racist and/or sexist.&br&&br&Non-technical roles do exist in fabless IC design companies and IDMs. But, how many non-technical professionals have you seen move up the corporate ladder or jungle gym in recent years, from junior positions to mid-level positions and from mid-level positions to senior positions? Forget about those who made it when the technology wasn't that advance. I care about now, or more importantly the future. &br&&br&That said, VLSI design (and related fields, such as Electronic Design Automation, EDA) is not for everybody. If it is, a lot more people would be doing it, and semiconductor companies would have a hard time justifying &$120,000/year jobs in IC design for EE Ph.D.s in the Silicon Valley, and sponsor the H-1B visas and green cards of immigrant engineers. So, if you can't do this, think about other career options.&br&&br&Now, a good MS EE would help, especially if you can take 3-8 classes in a VLSI design. Ditto for analog/RF and mixed-signal (AMS/RF) IC design. Or EDA. Ideally, do a combination of these to explore different R&D career paths in the semiconductor industry. Also, pay attention to adjacent research areas, such as computer architecture, embedded systems and cyber-physical systems, and MEMS and semiconductor manufacturing. Unfortunately, most of the good research universities that offer such programs are in the U.S..&br&&br&The outcomes for the good MS EE programs in VLSI are obvious. You have significantly less problems in technical interviews for R&D engineering positions in VLSI design... You have completed a bunch of VLSI design projects (say 4-8 at least) for various subtopics in VLSI design (e.g., processor design, SRAM design, a Viterbi decoder, a tree adder, ...)... You get to use industry EDA tools for your VLSI design projects, learn contemporary hardware design and verification languages (HDL + HVL), and meet R&D engineers from industry who may be alumni of your university in various on-campus events (recruitment and technical talks, career fair, and alumni-student outreach events, such as IEEE Student Professional Awareness Conferences)... People who say otherwise tend to be technically challenged/incompetent, and/or are jealous of the opportunities/rewards that you are thinking about chasing in a MS EE program (or equivalent). &br&&br&You can do a not-so-good MS EE, say from University of South Florida, or some random engineering program in Singapore or Europe. However, you may not pick up adequate VLSI/IC design skills that you need for those lucrative R&D jobs. Yes, they hire VLSI designers in Europe, Taiwan, and elsewhere. But, ask them specifically what they do. Not in terms of their projects, but in terms of whether they are doing design tasks that adds value to the company/organization by creating highly valuable intellectual property (IP). &br&&br&Copycats never win. Winners have to be bold and courageous, and take risk.&br&&br&People can say what they want about engineers in China. However, as long as they copy others, they can catch up with others but they cannot lead the world in terms of innovation. &br&&br&On this note, there are MS/Ph.D. programs in electrical and computer engineering outside the U.S. that offer you a decent background in VLSI design and AMS/RF IC design, or EDA. E.g., look at the DAC/ISSCC Student Design Contest, and figure out which universities outside the U.S. are doing well in the contest. Ditto for various programming/research contests in EDA. See 45th DAC/ISSCC Student Design Contest.&br&&br&Some universities that stand out include: National Taiwan University and National Tsing-Hua University in Taiwan, KAIST and Seoul National University in Korea, Technion in Israel, KU Leuven (their collaboration with imec should ring a bell with you) in Belgium, and some of the top technical universities in western Europe (the top Technischen Universit?t in Germany, EPFL and ETH Zurich in Switzerland, KTH in Sweden, TU/e and TU Delft in the Netherlands). While there are interesting research projects at Universitat Politècnica de Catalunya in Spain, Politecnico di Torino and Politecnico di Milano in Italy, Instituto Superior Técnico in Portugal, and Danmarks Tekniske Universitet in Denmark, their research is not as strong. There also exists a bunch of research labs in various universities in Austria, U.K., and France that work on interesting projects in VLSI design, but they do not have adequate classes in VLSI design, let alone advanced graduate classes in VLSI design.&br&&br&In general, for non-U.S. research universities, coursework in VLSI design pales in comparison to U.S. research universities that have competitive programs in VLSI design. This is obvious. There are exceptions, such as National Taiwan University. However, you should remember that they are exceptions.&br&&br&Read the recent copy of &IEEE Solid-State Circuits& magazine, Spring 2013, Vol. 5, No. 2. An article about &Picking Strawberries& by Marcel Pelgrom captures what I wrote about in terms of innovation for R&D engineers in IC design.&br&&br&P/S: Just think about it, even in the business side, you would probably want to pick up a MBA, too! On the management track, a lot of people would pick up a MS EE (or equivalent), and subsequently a MBA.
VSLI 设计工作需要一个优秀的MS EE（or MS ECE/EECS/CS）背景。你需要在本科或硕士期间学习很多技术技能，除此之外，一些额外的知识也能增加你的竞争力，比如学学C++，Python和SystemC-AMS。 除了优秀的专业知识，良好的沟通技巧对VLSI的职位也很重要。假如…
谢邀。实在不好意思拖延症又犯了，这么久才回答。&br&&br&这是一个历史遗留问题。在 Verilog 被 Cadence 买下之前（大约上世纪八九十年代的样子），Verilog 只是一个用来做仿真的 HDL，不可综合。在那个年代，仿真器看到 wire 和 reg 会区别处理（实际上至今也是这样）。不知道你有没有发现，reg 类型信号的跳变，是依靠&b&输入和敏感列表&/b&的，而且在非阻塞赋值中也存在一种&b&并行&/b&的概念（同样条件下 B &= A、C &= B 的时候，A 的值不会直接到 C 去）。而 wire &b&只需要输入就足够了&/b&。这样区分两种类型也是为了更好地模拟真实硬件中时序逻辑和组合逻辑的行为。&br&仿真器对 wire 类型会在每个 delta time 都进行计算并赋值，而 reg 类型只有在满足敏感列表条件时才会计算。&br&而如今随着 SV 的推出 Verilog 都已经到 2005 了，但当初的这一习惯继承了下来。虽然 reg 不一定综合出来 register，但这属于&b&综合工具对代码描述的硬件行为的一种解读。&/b&always @ (*) 当中这个敏感列表依然存在，仿真器依然会依照敏感列表的指示去干活，不论你的敏感列表是不是*。反过来看 wire，虽然 RTL 代码中这个 wire 信号可能就是综合后网表中某个寄存器的 Q 端，但是在行为级描述中你对这根 wire 重命名也确实是在描述一种硬件行为。&br&&br&P.S. 其实我上学的时候一开始也有同样的疑问。
谢邀。实在不好意思拖延症又犯了，这么久才回答。 这是一个历史遗留问题。在 Verilog 被 Cadence 买下之前（大约上世纪八九十年代的样子），Verilog 只是一个用来做仿真的 HDL，不可综合。在那个年代，仿真器看到 wire 和 reg 会区别处理（实际上至今也是这…
按惯例谢邀。&br&不过我一个学天线的研究生，怎么就被邀请来答数字方面的问题了呢？我实在也不是谦虚。&br&你一定要问我射频天线能不能在5G手机数字化，我就说不能，我就明确地告诉你这一点。射频天线都数字化了，那我靠什么吃饭？我觉得你们还是应该多学习一个。&br&&br&手机与自然界外部交流，基本都是模拟的。其数学基础，是信号的傅里叶变换。由于我们数学处理信号都是按正弦波处理，在输出端为了得到正弦波的叠加，那当然要用模拟系统了。&br&如果能找到一组变换用数字处理比较合适，全数字化倒是可能的，然而至今还没找到。&br&&br&所以你们就不要拆我的饭碗了。闷声发大财，提高姿势水平，晓得不？I'm angry! 你们这样是不行的。
按惯例谢邀。 不过我一个学天线的研究生，怎么就被邀请来答数字方面的问题了呢？我实在也不是谦虚。 你一定要问我射频天线能不能在5G手机数字化，我就说不能，我就明确地告诉你这一点。射频天线都数字化了，那我靠什么吃饭？我觉得你们还是应该多学习一个。…
CPU中实际负责运算的部分叫ALU。而ALU的底层直接就是各种门电路了，用以运算的输入也是直接来自寄存器。寄存器的实现可以用触发器。但一个CPU往往有多个寄存器。有些CPU的ALU会限制运算的输入输出来自特定的寄存器，也有些可以指定运算所用的寄存器。以后者为例，当指令指明要用哪个寄存器时，底层的实现是用多输入与门来做的选址。所以，如果指令允许使用的寄存器有16个（AVR单片机），那么每个bit的线上就需要一个17输入与门，以及一个选择寄存器的译码器。32bit系统就需要32个17输入与门，常见的二操作数指令，就是再乘二。这在CPU里所带来的复杂性是很麻烦的。所以，要限制寄存器数量。&br&&br&正因为如此，早期的x86指令集，允许直接进ALU的寄存器是很少的，记得是4个。ARM等RISC指令集对此做了扩充，使得更多寄存器可以进入ALU参与运算，但同时也会带来电路设计上的复杂度。&br&&br&如上是以ALU寻址的角度来解释的。另一方面，就是对大多数CPU内存比寄存器要慢。有些计算的变量不多时，可以直接在寄存器里完成许多工作。编译器也会优化函数对寄存器的使用，使得变量尽可能都在寄存器里。一旦所需数据不在寄存器，而在内存里，就要占用总线资源来载入数据到寄存器，这个操作在一些CPU里可能要十几个甚至几十个时钟周期。这就会让程序的执行变的很慢。
CPU中实际负责运算的部分叫ALU。而ALU的底层直接就是各种门电路了，用以运算的输入也是直接来自寄存器。寄存器的实现可以用触发器。但一个CPU往往有多个寄存器。有些CPU的ALU会限制运算的输入输出来自特定的寄存器，也有些可以指定运算所用的寄存器。以后者…
这个是胡扯。一个always只输出一个信号，是一种非常恶心的coding风格。最好的coding风格应该在一个module把所有的非阻塞赋值一个always写完。组合逻辑集中写在一块，时序逻辑集中写在一块，并且时序逻辑只做最简单的wire到reg的赋值。所有的寄存器以reg做后缀，与寄存器做赋值的以nxt做后缀，类似这种：&br&&br&//----------以下是组合逻辑，所有的逻辑都在这里实现&br&assign A_nxt = B ? C : A_&br&assign D_nxt = E ? F : H ? G : D_&br&assign K=L &M;&br&&br&//----------以下为时序逻辑，只做nxt给reg赋值，不包含任何逻辑。&br&always @（posedge clk or negedge rst_）&br&begin&br&
if(! rst_)&br&
A_reg &= xx'h0;&br&
D_reg &= xx'h0;&br&
A_reg &= A_&br&
D_reg &= D_&br&
end&br&end
这个是胡扯。一个always只输出一个信号，是一种非常恶心的coding风格。最好的coding风格应该在一个module把所有的非阻塞赋值一个always写完。组合逻辑集中写在一块，时序逻辑集中写在一块，并且时序逻辑只做最简单的wire到reg的赋值。所有的寄存器以reg做后…
今晚写Verilog代码写得有点累，来回答一下问题吧。&br&&br&1. 数字IC设计领域有哪些圣经？&br&&br&&Digital Integrated Circuits: A Design Perspective& 算是一本圣经，&CMOS VLSI Design A Circuits and Systems Perspective& 也算是一本吧，英文版写得都挺好的。&br&如果对CPU感兴趣的话，&Computer Organization and Design&也算是一本圣经。&br&&br&其实对于数字IC Design来说，仔细看上一本就足够了，书上有很多东西都是原理性的，如果没有项目经验，没有真正去设计电路的话，你看书也只有“知其然”，等到你在设计中真正遇到问题了，回头去翻翻书，原来这个问题早就有人研究过了，并且抽象出来并做了总结，这时候才是“知其所以然”。&br&&br&2. 成为一名数字IC设计专家需要怎样的知识结构和技能？&br&&br&我不知道，因为我不是专家，充其量也只是菜鸟而已。&br&在前端设计中，我只是写过不少Verilog代码（做过多核处理器，现在在做HEVC编码器的VLSI实现），接触过SoC的架构和总线接口，懂一点验证的东西，会用脚本处理实际一些问题。&br&在后端设计中，我跑过流程，懂一些物理实现的概念，会分析电路的时序，会做简单的floorplan和CTS。 而很快我就要离开前端设计，进入一个新的领域——DFT。&br&&br&这些经历告诉我，IC Design真的是一个高深且有趣的工作，需要的知识真的是无穷尽的。当你遇到一个问题，也许你就要去重新学习很多知识，而当你参与一个项目的，很有可能你就需要重新学习一个新的领域的知识。&br&&br&3. 一点小建议&br&&br&楼主作为一个大三的学生，现阶段希望别人推荐圣经，以为看了圣经就算是入门了。其实不是的，你现在看这些圣经，你或许只是一知半解，这些东西只会在你脑海里留下印象，你并没有真正懂得，不过没有所谓，当接触了实际的项目，自己去设计电路之后，遇到问题，然后再回去看书本，就会醍醐灌顶的感觉。&br&&br&所以我的建议是，如果有条件可以进入实验室，那就进去打杂干活吧。如果没有条件，自己搞个感兴趣的东西，尝试做一些项目，其实大三学生的知识体系已经足够去捣鼓了，现在不需看太多的圣经，等你遇到问题再回来找圣经吧。
今晚写Verilog代码写得有点累，来回答一下问题吧。 1. 数字IC设计领域有哪些圣经？ &Digital Integrated Circuits: A Design Perspective& 算是一本圣经，&CMOS VLSI Design A Circuits and Systems Perspective& 也算是一本吧，英文版写得都挺好的。 如果…
学生党一般理解不了这个问题，因为这个问题的真正答案在工程中才有实际意义。&br&SR锁存器的S和R同时置1最后是什么结果，取决于哪个反馈电路的延时小，即S和R谁先发生作用，这本质上是一个竞争关系，谁来得早谁说话，来的晚的跟没来也没区别。打个比方，你同时置S和R，但是实际上S端先被置的，R在0.01ns之后才置，那么结果就是S起作用，反之亦然。这个0.01ns，你几乎区分不出来。或者说S和R确实是同时置，但是因为两个与非门不一样大，也会导致一个先一个后。&br&实际电路中，锁存器的上级电路不可能保证S和R“同时”置，也无法确定谁会先置，所以干脆简单粗暴的规定不能同时置，因为一旦“同时”置，其状态是未知的，完全由布线和延时来决定。&br&所以你那些仿真全部都是没有意义的，老师也不会告诉你所有门电路和布线都是有延时的。
学生党一般理解不了这个问题，因为这个问题的真正答案在工程中才有实际意义。 SR锁存器的S和R同时置1最后是什么结果，取决于哪个反馈电路的延时小，即S和R谁先发生作用，这本质上是一个竞争关系，谁来得早谁说话，来的晚的跟没来也没区别。打个比方，你同时…
FPGA和ASIC区别很多。ASIC的逻辑通常远远大于FPGA的，门数上有数量级的差别，运行时钟也远远高于FPGA。而且，ASIC只有一次机会，FPGA因为可以编程，所以coding的灵活性相对提高。仅仅从RTL设计上来说：&br&（1）ASIC更趋于保守，对逻辑的任何改动都要三思，并且要做备选的选择，以防改错。RTL的任何修改几乎都是增量修改，即便以前的逻辑错了，也不会删掉，而是多做一个分支。&br&（2）ASIC对coding style的要求更高。所有模块的coding风格要求一致，这样有利于后端以及后续的check。&br&（3）ASIC设计对时钟和复位更加重视。尤其是时钟，对ASIC的设计极其关键，复位对BIST测试又很关键。ASIC在这方面都需要采用库来进行设计。ASIC通常不会用counter分频，这样会导致时钟不干净，除非是很低频的时钟。ASIC对于跨时钟域的信号处理也谨慎很多。对于clock的关闭和打开也需要严格检查。&br&（4）ASIC要考虑SCAN测试和BIST的问题，所以设计的时候还需要为SRAM做BIST插入，需要为SCAN预留接口，虽然大部分都是工具干的，但是经常RTL作者也要手动做一些顶层工作，比如SCAN时钟的来源等逻辑。&br&（5）FPGA多用现成IP，需要考虑资源的均衡，不能把某一资源撑爆了，而且FPGA存在资源浪费问题。ASIC很少考虑这种问题，ASIC考虑的永远是性能和功耗，在逻辑选择上除了SRAM，CLK和复位相关，都是手写的，逻辑基本没有浪费，也更加紧凑。&br&（6）ASIC时序预见性更好，可调整度高，所以可以写很大的逻辑。
FPGA和ASIC区别很多。ASIC的逻辑通常远远大于FPGA的，门数上有数量级的差别，运行时钟也远远高于FPGA。而且，ASIC只有一次机会，FPGA因为可以编程，所以coding的灵活性相对提高。仅仅从RTL设计上来说： （1）ASIC更趋于保守，对逻辑的任何改动都要三思，并…
谢邀。&br&&br&我觉得下面这个「网上资料」还是很不错的。&br&&br&&a href=&///?target=http%3A//blog.csdn.net/xiaoweiboy/article/details/6714199& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&单片机I/O口推挽输出与开漏输出的区别（转）&i class=&icon-external&&&/i&&/a&&br&&br&===================分割线====================&br&&br&我还是认真回答一下吧。&br&&br&要理解推挽输出，首先要理解好三极管（晶体管）的原理。下面这种三极管有三个端口，分别是基极（Base）、集电极（Collector）和发射极（Emitter）。下图是NPN型晶体管。&br&&img src=&/d9af63f605cbfe1dfaf6607b_b.jpg& data-rawwidth=&297& data-rawheight=&277& class=&content_image& width=&297&&&br&&br&/*&br&这种三极管是&b&电流控制&/b&型元器件，注意关键词电流控制。意思就是说，只要基极B有输入（或输出）电流就可以对这个晶体管进行控制了。&br&*/&br&&br&下面请允许我换一下概念，把基极B视为&b&控制端&/b&，集电极C视为&b&输入端&/b&，发射极E视为&b&输出端&/b&。这里输入输出是指&u&电流流动&/u&的方向。&br&&img src=&/185e372ba51c0a1a5b510_b.jpg& data-rawwidth=&270& data-rawheight=&271& class=&content_image& width=&270&&&br&当控制端有电流输入的时候，就会有电流从输入端进入并从输出端流出。&br&&img src=&/99a21f2eb02efb_b.jpg& data-rawwidth=&267& data-rawheight=&262& class=&content_image& width=&267&&&br&而&u&PNP管正好相反&/u&，当有电流从控制端流出时，就会有电流从输入端流到输出端。&br&&img src=&/d14bfdf1ef0a9e_b.jpg& data-rawwidth=&262& data-rawheight=&269& class=&content_image& width=&262&&&br&那么&b&推挽电路&/b&：&br&&img src=&/7ef65a93f2efc_b.jpg& data-rawwidth=&419& data-rawheight=&370& class=&content_image& width=&419&&&br&上面的三极管是N型三极管，下面的三极管是P型三极管，请留意控制端、输入端和输出端。&br&&br&当Vin电压为V+时，上面的N型三极管控制端有电流输入，Q3导通，于是电流从上往下通过，提供电流给负载。&br&&img src=&/de0f79b7ec997_b.jpg& data-rawwidth=&403& data-rawheight=&371& class=&content_image& width=&403&&经过上面的N型三极管提供电流给负载（Rload），这就叫「&b&推&/b&」。&br&&br&当Vin电压为V-时，下面的三极管有电流流出，Q4导通，有点流从上往下流过。&br&&img src=&/17b5a572b6cbef687ccb291d_b.jpg& data-rawwidth=&418& data-rawheight=&359& class=&content_image& width=&418&&经过下面的P型三极管提供电流给负载（Rload），这就叫「&b&挽&/b&」。&br&&br&以上，这就是&b&推挽（push-pull）电路&/b&。&br&&br&&br&====================伟大的分割线==========================&br&&br&那么什么是开漏呢？这个在我答案一开头给出的「网上资料」里讲得很详细了，我这里也简单写一下。&br&要理解开漏，可以先理解&b&开集&/b&。&br&&img src=&/d1f2f99be3b1a3d75f3fbd11dfc36d62_b.jpg& data-rawwidth=&271& data-rawheight=&226& class=&content_image& width=&271&&如图，开集的意思，就是集电极C一端什么都不接，直接作为输出端口。&br&&br&如果要用这种电路带一个负载，比如一个LED，必须接一个上拉电阻，就像这样。&br&&img src=&/6f17ad99362cbaea4136a0_b.jpg& data-rawwidth=&313& data-rawheight=&286& class=&content_image& width=&313&&当Vin没有电流，Q5断开时，LED亮。&br&当Vin流入电流，Q5导通时，LED灭。&br&&br&开漏电路，就是把上图中的三极管换成&b&场效应管&/b&（MOSFET）。&br&N型场效应管各个端口的名称：&br&&img src=&/27c48e18c718af409c5ebfe_b.jpg& data-rawwidth=&210& data-rawheight=&223& class=&content_image& width=&210&&&br&&br&/*&br&场效应管是&b&电压控制&/b&型元器件，只要对栅极施加电压，DS就会导通。&br&结型场效应管有一个特性就是它的输入阻抗非常大，这意味着：没有电流从控制电路流出，也没有电流进入控制电路。没有电流流入或流出，就不会烧坏控制电路。而双极型晶体管不同，是电流控制性元器件，如果使用开集电路，可能会烧坏控制电路。这大概就是我们总是听到开漏电路而很少听到开集电路的原因吧？因为开集电路被淘汰了。&br&*/
谢邀。 我觉得下面这个「网上资料」还是很不错的。
===================分割线==================== 我还是认真回答一下吧。 要理解推挽输出，首先要理解好三极管（晶体管）的原理。下面这种三极管有三个端口，…
没有这本书，你永远成为不了高手。第N次推荐了，不要问为什么：&img src=&/75efceccca6fe38c07d9b1_b.jpg& data-rawheight=&960& data-rawwidth=&720& class=&origin_image zh-lightbox-thumb& width=&720& data-original=&/75efceccca6fe38c07d9b1_r.jpg&&
没有这本书，你永远成为不了高手。第N次推荐了，不要问为什么：
不会啊，layout 版图对学历要求并不高。算是集成电路行业对学历要求最低的，本科足够，甚至专科也可以接受。&br&&br&提高竞争力，这个比较艰难。因为版图一般说来经验越丰富越好，这和初学者矛盾。另外一个，&br&就是先进工艺做得越多越好，比如做到28nm和16nm的版图也是供不应求的高薪。&br&&br&方向有几个：&br&1，做先进工艺。如果有选择，先进工艺总是好的。&br&2，学习上下游知识。上游就是数字和模拟的内容，下游就是自己会了解design rule 的写法。&br&3，做得深。不仅会用drc/lvs，会debug drc/lvs 错误，还得自己会写，学习从design rule 到design runset 的写作方式。&br&4，学习tcl 或者perl 语言。&br&&br&总之，当你超越简单的版图，知道天线效应及原理，明白latchup ，知道如何做对称/互补，知道信号要屏蔽，做过模拟模块还做过标准库、memory、IO和顶层，自己写过drc/lvs/erc rule runset，找得到代工厂文件的错误，那么版图算是做得很好的。&br&&br&我就是从版图做起的。上面这些也算是我的经历了。后来逐渐走PNR了。
不会啊，layout 版图对学历要求并不高。算是集成电路行业对学历要求最低的，本科足够，甚至专科也可以接受。 提高竞争力，这个比较艰难。因为版图一般说来经验越丰富越好，这和初学者矛盾。另外一个， 就是先进工艺做得越多越好，比如做到28nm和16nm的版图…
民用的没有备份，挂了就是挂了，无非挂了的部分被禁用，4核变3核，128K的cache变96K，但是没有谁会专门去做备份部分，尤其是核心频率要跑那么高，做备份根本不可能。这年头做IC的时序收敛鸭梨大得不行，前端后端做无数次迭代才能优化好，你还想加冗余电路，不要面积吗？不要布线吗？不要验证吗？老大不砍死你。挂在关键的部位就作废，bus断了神仙也救不了。&br&当然，流片的时候，版图内部会均匀的洒各种redundant cell，那是发现错误时，修postmask ECO用的，算不上是备份。
民用的没有备份，挂了就是挂了，无非挂了的部分被禁用，4核变3核，128K的cache变96K，但是没有谁会专门去做备份部分，尤其是核心频率要跑那么高，做备份根本不可能。这年头做IC的时序收敛鸭梨大得不行，前端后端做无数次迭代才能优化好，你还想加冗余电路，…
入门通俗易懂的话呢，看看这个？&br&&a href=&///?target=http%3A///video/av963958/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&oeasy教你玩转电学&i class=&icon-external&&&/i&&/a&&br&&a href=&///?target=http%3A///video/av1233176/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&教你玩转电磁波，电路之后的进阶，oeasy所出&i class=&icon-external&&&/i&&/a&
入门通俗易懂的话呢，看看这个？
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