二进制并行加法器,binary parallel adder,音标,读音,翻译,英文例句,英语词典
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1)&&binary parallel adder
二进制并行加法器
A fast 64bit binary parallel adder for high performance microprocessors and DSP processors is presented.
介绍了一个用于高性能的微处理器和 DSP处理器的快速 6 4位二进制并行加法器 。
2)&&parallel binary accumulator
并行二进制累加器
3)&&parallel decimal adder
并行十进制加法器
4)&&binary adder
二进制加法器
5)&&full binary adder
全二进制加法器
6)&&parallel adder
并行加法器
补充资料：加权加法器
分子式：CAS号：性质：在对某一量值的多组测量中，考虑到每组测量结果的“权”后，计算出这一列测量结果总和的装置称加权加法器。“加权”是对测量值进行变换的一种方法。它的：目的是要突出测量值中的某些部分，抑制测量值中的另一些部分。实现的方法是将测量值中不同组成部分乘以不同的比例因子。
说明：补充资料仅用于学习参考，请勿用于其它任何用途。二进制并行加法器
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摘要: 　　二进制并行加法器是一种能并行产生两个n位二进制数&算术和&的逻辑部件。常用中规模器件有4位二进制并行加法器，其基本功能是实现4位二进制加法运算，并能作为基本模块构成4n位加法器，实现4n位二进制数相加 ...
　　二进制并行加法器是一种能并行产生两个n位二进制数"算术和"的逻辑部件。常用中规模器件有4位二进制并行加法器，其基本功能是实现4位二进制加法运算，并能作为基本模块构成4n位加法器，实现4n位二进制数相加。
　　1．结构
　　按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种结构类型。
　　(1) 串行进位二进制并行加法器
　　串行进位二进制并行加法器是由全加器级联构成的，高位的"和"依赖于来自低位的进位输入。4位串行进位二进制并行加法器的结构框图如图1所示。
　　串行进位二进制并行加法器的特点：各位全加器的进位输入是从低位向高位逐级串行传递的，各进位形成一条进位链。最高位必须等到各低位全部相加完成并送来进位信号之后才能产生正确运算结果。显然，这种加法器运算速度较慢，而且位数越多，速度就越低。
　　(2) 超前进位二进制并行加法器
　　超前进位二进制并行加法器各位的进位直接由加数和被加数来决定，而无须依赖低位进位。超前进位二进制并行加法器又称为先行进位二进制并行加法器或者并行进位二进制并行加法器。
　　2．典型芯片
　　并行加法器典型芯片有4位超前进位二进制并行加法器74283，该器件为16条引线的芯片，其引脚排列图和逻辑符号分别如图2(a)、（b）所示。
　　图中，A4、A3、A2、A1和B4、B3、B2、B1为两组4位二进制加数；F4、F3、F2、F1为相加产生的4位"和"；C0为最低位的进位输入；FC4为最高位的进位输出。
　3．应用举例
　　例如 用两个4位并行加法器和适当的逻辑门实现（X+Y）×Z，其中，X＝x2x1x0、Y=y2y1y0、Z=z1z0均为二进制数。
　　解 由于两个3位二进制数相加的"和"最大为（14）10，可用4位二进制数表示，假定用s3s2s1s0表示；又由于4位二进制数与2位二进制数相乘的结果可用6位二进制数表示，所以该运算电路共有8个输入、6个输出。设运算结果W=w5w4w3w2w1w0，其运算过程如下：
　　根据以上分析可知，该电路可由两个4位并行加法器和8个两输入与门组成。用一个4位并行加法器实现X+Y，8个两输入与门产生sizj（i=0～3，j=0，1），另一个4位并行加法器实现部分积相加。其逻辑电路如图3所示。
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选用适当门电路,设计16位串行进位加法器,要求进位链速度最快,计算一次加法时间
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给个思路：3X=2X X提示：2X（即二进制数乘2）是不需要任何额外电路,只需移位.另外四位数二进制乘3的最大结果为六位,而加法器最多只输出五位,所以你必须再搭建一位加法逻辑电路,这个也不难,实在不会查下书本就出来了.不给图了,一来画着麻烦,二来全部代办了对提问者也没益处.
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扫描下载二维码组成原理2:ALU和加法器简析
一、全加器
一位全加器有三个输入端和两个输出端，根据加法要求设计出真值表和逻辑方程如下：
&Si＝Ai&Bi&Ci
&Ci+1=AiBi+BiCi+CiAi=AiBi+(Ai+Bi)Ci
然后根据真值表和逻辑方程画出逻辑电路图
注：逻辑电路的设计不是这唯一的一种，也可以采用其他的门电路进行设计，不要门电路也可以设计出一位全加器。总之只要达到逻辑方程和真值表的要求怎样设计都行。
加法器是ALU单元的重要组成部分，由全加器再配以其他必要的逻辑电路组成，根据组成加法器的全加器个数，可以将加法器分为串行加法器和并行加法器。
二、串行加法器
在串行加法器中，只有一个全加器，数据逐位串行送入加法器进行运算。下图中FA是全加器，A、B是两个具有右移功能的寄存器，C为进位触发器。由移位寄存器从低位到高位逐位串行提供操作数相加。如果操作数长n位，加法就要分n次进行，每次产生一位和，并串行地送回A寄存器。进位触发器用来寄存进位信号，以便参与下一次的运算。
串行加法器具有器件少、成本低的优点，但运算速度太慢，所以除去某些低速的专用运算器外很少采用。
三、并行加法器
并行加法器按进位的方式分为行波进位加法器和超前进位加法器
1.行波进位加法器
行波进位加法器：其内部的每一个全加器的进位输出都与高一级全加器的进位输入相连，即串行进位。以下为其逻辑框图：
方式控制线M(=0,1)是控制加减法运算的，加法时M=0，减法时M=1(求[-B]补即取反加1)
图中最左边表示出了单符号位的溢出检测逻辑。在Cn和Cn-1不等情况下溢出。(为什么？)
若采用一个“与非”门或一个“或非”门的时间延迟来作为一个度量单位T，异或门的延迟为3T。则一个n位的行波进位加法器的时间延迟为：
考虑溢出检测&&&ta=n&2T+9T（2T为每级进位链的延迟时间，9T是最低一位上的两个异或门和溢出检测位的一个异或门的延迟时间，共3个异或门）
不考虑溢出检测&ta=n&2T+7T&（这里我觉得是+6T，为什么+7T搞不清楚。因为溢出检测是采用了一个异或门3T时间）
现在观察一位全加器本地进位的逻辑方程：
Ci+1=AiBi+BiCi+CiAi=AiBi+(Ai+Bi)Ci
其中，“AiBi”取决于本位参加运算的两个数，而与低位进位无关，因此称AiBi为进位产生函数（本次进位产生），用di表示，其含义是：若本位的两个输入均为1，必然要向高位产生进位。“(Ai&Bi)Ci”则不但与本位的两个数有关，还依赖于低位送来的进位，因此称Ai&Bi为进位传递函数（低位进位传递），用ti表示，其含义是：当两个输入中有一个为1，低位传来的进位Ci-1将向更高位传送，所以进位表达式又可以写成：
Ci=di+tiCi-1&
可以用电路实现以上的逻辑方程，这里就用与非逻辑电路实现：
2.超前进位加法器
超前进位加法器：加法器中的进位信号可以同时产生(并行进位)，计算机部件的速度与线路复杂度总是成反比的，所以要想所有进位信号同时产生，线路必将非常复杂。
在2.1中我们说到进位产生和进位传递两个函数，并行进位就是基于它们设计出来的：
C0=d0+t0C-1
C1=d1+t1C0=d1+t1d0+t1t0C-1
C2=d2+t2C1=d2+t2d1+t2t1d0+t2t1t0C-1
C3=d3+t3C2=d3+t3d2+t3t2d1+t3t2t1d0+t3t2t1t0C-1&
看到上面所有的进位逻辑方程中高位进位已经不需要依赖低位进位了，只需要一个C-1&就解决了问题，根据上面逻辑方程用与或非门得到并行进位的逻辑线路：
&&&&&&&&&&&&&&&&&&&&&&
现在计算这个并行进位线路的时间延迟，一个与或非门的时间延迟是1.5T，一个与非门的时间延迟是1T，则不算di、ti的形成时间，则总的时间延迟是2.5T。若采用串行进位就需要8T。&&&&&&&&&&&&&&&&&&&&
若已有四个以上的并行进位链，把它们以串行进位的方式连接起来，这就是单重分组的进位链，其特点是：组内并行，组间串行。四组16位的单重进位链图如下：&&&
&&&&&&&&&&&
时间延迟为2.5&4
———————————————我是分割线———————————————————&&&
观察上图，和并行进位的逻辑方程可得到
第四组：C3=d3+t3C2=d3+t3d2+t3t2d1+t3t2t1d0+t3t2t1t0C-1&
第三组：C7=d7+t7C6=d7+t7d6+t7t6d5+t7t6t5d4+t7t6t5t4C3
第二组：C11=d11+t11C10=d11+t11d10+t11t10d9+t11t10t9d8+t11t10t9t8C7
第一组：C15=d15+t15C14=d15+t15d14+t15t14d13+t15t14t13d12+t15t14t13t12C11
可以看出各小组的最高进位只和本小组内的di，ti有关(除了第一组的最高进位外)，如C3，d3+t3d2+t3t2d1+t3t2t1d0+t3t2t1t0C-1除了C-1以外，d1&d2&d3&t1&t2&t3都属于本组，现在把这个方程和一位全加器的逻辑方程进行类比，可得出D1=d3+t3d2+t3t2d1+t3t2t1d0，它只和本组内参加运算的d1&d2&d3&t1&t2&t3这些数有关，和低位的进位无关，所以它是进位产生函数(以组为整体)；而T1=t3t2t1t0,是将低位进位C-1传到更高位小组的传送条件，所以它是进位传递函数(亦是以组为整体)。好了继续工作，上面方程简化后再展开：
第四组：C3=D1+T1C-1&
第三组：C7=D2+T2C3=D2+T2D1+T2T1C-1
第二组：C11=D3+T3C7=D3+T3D2+T3T2D1+T3T2T1C-1
第一组：C15=D4+T4C11=D4+T4D3+T4T3D2+T4T3T2D1+T4T3T2T1C-1
看到上面所有的进位逻辑方程中每组的最高位进位已经不需要依赖低一组的最高位进位了，只需要一个C-1&就解决了问题，根据上面逻辑方程用与或非门得到组间并行进位的逻辑线路：
由图可见，小组内部已经不产生最高位的进位了，取而代之的是产生了Di，Ti。
时间延迟，形成C2，C1，C0和全部的Di，Ti用时2.5T，形成二重进位C15，C11，C7，C3用时2.5T，形成各小组内部其他进位C14，C13，C12，C10，C9，C8，C6，C5，C4用时2.5T（为什么这些不和C2，C1，C0一起形成呢？不清楚。也许它们没有任何作用,算不算不影响计算结果？）。共7.5T，比单重进位链更快了。
四、算术逻辑单元(ALU)
上图ALU的一般形式，Ai,Bi是输入变量；Fi是输出函数；ki是控制信号。
74181型4位ALU。基本电路都是和超前进位加法器是一样的，Ai,Bi就是两个数的各位；C-1是最低位进进位；Fi是本地和，本地的几个进位没用，所以没有它们的输出；P和G就是加法器中的本地函数和进位函数D,T；Cn+4是向高位的进位，C3，C7，C11之类；Si是控制信号，控制电路做何种运算，4个就可以做16&2&2种运算(正，负逻辑和M=0,1)。
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