主要研究项目详细介绍
集成电路物理设计自动化研究
集成电路的布图包括布局和布线等两个主要阶段, 其功能是根据集成电路的逻辑图和库单元所提供的信息, 在满足电联结和电性能等要求下, 完成芯片上单元位置的安放和连网的实现。布图方法的研究经历了几个阶段:
首先是只考虑电联结的要求进行布图, 其主要目标是减小连线总长度、百分之一百的可布性等。这样的研究热点活跃在八十年代中以及在此以前。第二阶段是在集成电路规模扩大到几万门以上时,
电性能的要求愈益重要, 八十年代中期的布图研究提出了性能驱动和多层布线的方法。此后布图方法的研究热点逐渐减弱。目前, 集成电路技术的进一步发展, 据美国半导体工业协会
SIA发表的对今后十五年(1995年至2010年)期间硅芯片技术发展的预测,集成电路芯片的最小尺寸将从1995年的0.35微米发展到2001年的0.18微米,
而到2010年将达到0.07微米。随机逻辑电路的中晶体管的规模将从1995年的一千万个发展到2001年的四千多万个, 而到2010年将达五亿多个。从而宣告了深亚微米时代即将到来。这一前景对集成电路的设计,
包括计算机辅助设计(CAD), 提出了新的挑战。
国内在"七.五"和"八.五"期间, 同样开展了许多布图方法和技术的研究, 并取得成果。不仅反映在所发表的论文中, 并具体的反映在我国自行研制开发的集成电路设计系统,
即熊猫系统PANDA2.x中。申请者以及所在单位从七十年代起, 长期从事于布图方法和技术的研究, 不仅培养了五十多名研究生, 发表了数十篇论文, 其中一些论文被国内外同行多次引用。并且从事于布图系统的研制和开发,
其中包括参与熊猫系统中核心项目和外围课题的研制和开发。根据集成电路芯片技术的发展, 熊猫系统将在"九.五"期间发展新版本PANDA3.0,包括针对亚微米和深亚微米以及规模达百万门的专用集成电路设计工具。
本类项目着眼于研究百万门级VLSI的布图方法, 将适合于亚微米至深亚微米领域。其中属于国家自然科学基金资助项目的重点在于布图的算法研究和开发，属于"九.五"国家重点科技攻关的项目的重点在于布图技术和软件原型的开发。所列问题是与国际同步进行的热点课题,
符合发展我国电子工业的需要,符合在理论和应用的研究方面跻身于国际前沿, 这些研究的成果将具有重大的理论意义和应用前景。
"九.五"国家重点科技(攻关)项目
标准单元多层时延驱动的布局算法研究和开发
(项目编号 96-738-01-08-04)
1996年1月 － 2000年12月
项目负责人:
赵文庆教授
唐璞山教授
电子工程系
一、攻关目标和主要内容(要解决的主要技术难点和问题)
针对以标准单元为主导的四层或四层以上布线层的集成电路布图系统, 研究具有时延约束的布局算法, 并开发相应的软件系统原型。对于甚大规模集成电路, 布局时按层次方式处理,
其布局算法和相应的软件系统原型主要内容有
(1) 集群算法及模块
(2) 具有多目标优化函数的空间松驰交换算法及软件
(3) 关键路径提取及嵌入
要解决的主要技术难点和问题:
(1) 适用于亚微米级和深亚微米级工艺的时延模型;
(2) 确定关键路径和根据指定的关键路径以指导布局;
(3) 降低百万门级电路计算的时空复杂度
(4) 与国际接轨的适合时延驱动所需的输入/输出接口技术。
二、主要技术经济指标
(1) 算法研究主要包括:
提出或改进适用于亚微米级和深亚微米级工艺的时延模型;
将时延要求在布局的目标函数中加以描述并具体化;
降低百万门级电路计算的时空复杂度, 提出先进的划分和集群算法
在以上标准单元时延布局的算法研究达到或接近国际先进水平,并根据研究进展, 在国内外发表至少三篇论文。
(2) 开发时延约束的布局软件系统原型, 主要包括:
集群程序模块
时延约束的空间松驰交换算法的程序模块
输入/输出接口模块
系统总控模块
(3) 配合熊猫2000系统开发的思路, 在软件原型的开发中掌握软件的质量, 配以与熊猫2000系统一致的若干界面和技术, 以便能在合适情况下溶入熊猫2000系统,
以至于较快地转化为实用系统。
"九.五"国家重点科技(攻关)项目
标准单元多层布图系统的详细布线算法研究和开发
(项目编号 96-738-01-08-05)
1996年1月 － 2000年12月
项目负责人:
唐璞山教授
赵文庆教授
电子工程系
一、攻关目标和主要内容(要解决的主要技术难点和问题)
针对以标准单元为主导的四层或四层以上布线层的集成电路布图系统, 研究详细布线算法并开发相应的软件系统原型。主要内容有:
(1) 底面崎岖的无障碍整平面的多模块的详细布线算法软件;
(2) 能利用已有布线的浮动端点的布线算法和软件;
(3) 包括崎岖通道的通道布线算法和软件。
要解决的主要技术难点和问题:
(1) 适用于亚微米级和深亚微米级工艺的时延模型;
(2) 四层或四层以上的布线技术, 包括在三层和四层布线层使用底面崎岖的无障碍整平面布线技术、利用一层和二层已有布线的浮动端点技术等;
(3) 包括崎岖通道的通道布线算法;
(4) 性能驱动布线, 根据以上时延模型, 加入自动调整线宽等技术;
(5) 外围布线, 指有压焊点和无压焊点的布线;
(6) 与国际接轨的适合时延驱动所需的输入/输出接口技术。
二、专题的主要技术经济指标
(1) 算法研究主要包括:
提出或改进适用于亚微米级和深亚微米级工艺的时延模型;
具有时延约束的整平面布线算法;
具有时延约束的通道布线算法;
自动调整线宽的布线算法;
在以上标准单元布线系统中的算法研究达到或接近国际先进水平, 并根据研究进展,在国内外发表至少四篇论文。
(2) 开发四层或四层以上布线层的集成电路标准单元布图系统的详细布线的软件系统原型：
多层整平面布线模块
处理浮动端点的布线模块
通道布线模块
输入/输出接口模块
系统总控模块
(3) 配合熊猫2000系统开发的思路, 在软件原型的开发中掌握软件的质量, 配以与熊猫2000系统一致的若干界面和技术, 以便能在合适情况下溶入熊猫2000系统,
以至于较快地转化为实用系统。
国家自然科学基金资助项目
深亚微米集成电路的布图方法研究
(项目编号 )
1997年1月 － 1999年12月
项目负责人:
赵文庆教授
电子工程系
本项目拟研究和解决以下各主要问题:
(1) 性能驱动的布局问题
研究集群算法来实现电路的划分，以降低布局和布线算法的时空复杂度。
确定时延模型，以及引出的最重要的是将时延要求在布局的目标函数中具体化。
考虑时延的要求, 改进我们已研究的空间松驰策略进行布局。
研究单元功耗对电路散热的影响。
研究布图中的功耗分布和散热分布，使得热点均匀分布。
(2) 性能驱动的布线问题
研究底面崎岖的整平面布线问题，用作总体布线的算法。
研究区域布线和通道布线问题，用作详细布线的算法。
研究时延驱动的浮动端点的Steiner树生成算法。
根据时延的要求进行布线算法的研究。
研究布线中连线的串扰问题。
研究四层到五层的多层布线算法。
(3) 降低算法复杂度
研究划分、集群和分级布线等方法, 使布图的各个过程待处理的数据量都有所减少,以及改进已有的算法，以降低布图算法中处理百万门级电路所需的时空复杂度。
高等学校博士学科点专项科研基金
深亚微米集成电路的布图方法研究
(项目编号 )
1997年1月 － 1999年12月
项目负责人:
唐璞山教授
电子工程系
本项目拟研究和解决以下各主要问题:
(1) 采用划分、集群和分级布线等方法降低百万门级电路的时空算法复杂度。
(2) 确定关键路径、确定时延模型，以及引出的最重要的是将时延要求在布局的目标函数中具体化。
(3) 研究单元功耗对电路散热的影响，研究布图中的功耗分布和散热分布。
(4) 四层或四层以上布线层的底面崎岖的布线算法，通道布线和区域布线算法。
(5) 采用准确和足够简单的连线时延模型指导布线, 研究长连线的串扰问题。
(6) 用时延要求来驱动浮动端点的斯坦纳树的生成。
FPGA工具开发和新结构研究
随着国际电子工业竞争日趋激烈，产品上市时间直接威胁到企业的生存。采用门阵列和标准单元进行ASIC设计通常需要几个月的设计周期，而采用FPGA（包括CPLD）进行设计，产品上市周期可以缩短到几个星期，甚至几天。目前，FPGA已广泛于数字信号处理、图象处理、高速网络互连、总线协议、微处理器和微控制器等各个领域。
自从1985年Xilinx 公司推出世界上第一块FPGA芯片以来，FPGA的速度和容量都得到了极其迅猛的发展。目前的FPGA芯片工作频率已经达到200MHz，容量超过100万门。为了适应FPGA的快速发展，国际著名的FPGA供应商Xilinx，Altera，
Actel, Lattice等公司都推出了各自的设计系统。但工业界对高效的FPGA设计工具和适应特殊应用领域的新结构FPGA的需求仍然有增无减。在国际学术界，FPGA新结构、FPGA逻辑设计和物理设计的研究已成为热点。
本研究室开展了多年FPGA的应用研究, 并从1995年起开始了FPGA设计工具的研究与开发。基于Xilinx的XC3000结构，我们开展了门级电路的工艺映射、多块划分和时延约束的自动布局布线等课题研究，并开发了FPGA设计系统－FIT。
随着数字信号处理（DSP）和微控制器（MCU）在集成电路设计中的广泛运用，商用FPGA在这类面向Datapath应用中的弱点愈加突出，尤其是不能在硬件资源利用和运算速度两个方面进行优化。考虑Datapath本身就具有广泛的应用领域。我们开展了适用于Datapath应用的FPGA新结构研究，并开发了原型芯片FDP。目前这项研究仍在继续中。
"九?五"国家重点科技项目（攻关）计划
FPGA工具开发和实用化
(编号：96-738-01-09-01)
1996年10月 至 1998年10月
项目负责人:
童家榕教授
电子工程系
FPGA设计工具对于VLSI设计者非常重要，逻辑综合和布局/布线的效率对设计的性能会产生决定性的影响。开发FPGA物理设计的新算法正成为国际学术界的研究热点之一。
在本项目中，我们已经开发了一个FPGA软件系统FIT，它包括以下三个模块：
1. 基于LUT结构的FPGA工艺映射工具
工艺映射是FPGA逻辑综合过程中与工艺相关的一个步骤，它在与工艺无关的逻辑优化之后进行，其主要工作是将经过优化的电路网络映射到指定的逻辑单元中（如Xilinx的XC3000系列CLB和IOB），并对面积或时延目标进行优化。它对设计的性能具有很大的影响。
FPGA工艺映射一般包含四个步骤：时序电路划分、组合逻辑映射、时序逻辑映射以及IOB映射，其中最重要的是组合逻辑映射。本项目采用了一个针对LUT结构FPGA的线性规划算法进行组合逻辑映射，其主要优点在于该算法充分利用了网络节点的特征。通过计算节点参数给出目标函数和约束条件，从而将一个节点映射问题转化为一个纯数学问题，采用线性规划来求解。目标函数可以是面积最小或者时延最小或者两者的折衷。
2. 多目标函数的多块划分工具
当电路的规模超过指定的FPGA芯片的容量时，就需要进行划分。划分还可以用于采用多FPGA阵列的硬件仿真系统。划分是一个NP完全问题，目前只有启发式算法能够得到较优的结果。
近年来，组迁移算法（如KL和FM算法）被认为是一种既简单又有效的算法之一，主要适用于最小割的目标函数。然而在FPGA划分中，最少的划分块数比起最小割显然更加重要，因此算法必须加以改进以适合新的目标函数。
本项目提出了一个基于FM的改进算法。当一个单元从一个划分块移到另一个时，我们考虑该单元对其他单元移动的潜在影响（称之为潜在增益），从而使那些与该单元连接紧密的单元具有更大的机会也被移动。该算法采用了多阶段优化的方法，提高了算法的效果。基于MCNC'93测试电路的结果表明，该算法结果甚至超过了一些目前较优秀的算法。
时延驱动的FPGA划分也进行了研究。
3. 基于LUT结构FPGA的时延约束的布局和布线工具
在数据流设计、多时钟线系统等特殊应用场合，有时需要让一组路径上的信号时延之差不超过一个上限。这样的时延约束至今还不见提出。我们提出基于路径的时延差约束的布局布线算法。在布局算法中，提出了在约束条件下运用模拟退火法的新方法，既能保证约束条件的实现，又不影响原优化目标。在布线算法中，针对FPGA布线的特点，用深度优先搜索算法来完成迷宫算法，使得在多项式算法复杂度下，能够考察所有候选的布线方案，极大地提高布线质量。基于线网的布线算法中，布线结果强烈依赖于布线顺序，这样很容易因为布线顺序的不合理造成本来能布通的电路失败。我们提出了一种包括初始排序和动态改善的线网排序算法，非常有效地提高了布通率。
FPGA新结构研究
随着数字信号处理（DSP）和微控制器（MCU）在集成电路设计中的广泛运用，商用FPGA在此项应用中的弱点愈加突出。目前的商用FPGA结构在实现全加器这样的基本Datapath电路时，不能在硬件资源利用和运算速度两个方面进行优化。为了达到产品的充分通用性，商用FPGA结构只是在面向通用随机逻辑的同时，附加了一些专用硬件支持Datapath逻辑。事实上，Datapath本身就具有广泛的应用领域。因此，我们开发了适于Datapath应用的FPGA新结构FDP。FDP在整体结构、逻辑单元和连线资源的设计上都提出了一些创新的观点。主要的特点包括：两条通用反馈逻辑；基于全加器的通用逻辑单元；基于信号流的不对称连线结构；并行测试扫描链；连线时延的可预测性。
虽然FDP逻辑单元的高度灵活性使得相应的工艺映射算法趋于复杂，我们已经开发出基于动态规划的有效映射工具－FDP MAP。其中的匹配算法能正确迅速地判定一个子电路能否用一个逻辑单元实现。在动态规划过程中，我们采用节点吸收和分解策略来寻找最优解。
实验结果表明，FDP能在保证良好时延特性的基础上大幅度提高硬件资源的利用率。实现典型Datapath逻辑时，在时延特性相当的情况下，FDP比Altera的FLEX10K少用30%的逻辑单元；折合到管子级，则FDP比FLEX10K少用70%的MOS管。
国家863计划SOC预启动项目
适用于数据通路的FPGA IP核
(编号：863-SOC-Y-2-6-1)
2001年3月 至 2001年8月
项目负责人:
童家榕教授
现场可编程门阵列FPGA和复杂可编程逻辑器件CPLD（以下统称FPGA）是八十年代中期出现的新型可编程逻辑器件。通过编程可以立刻把一个通用的FPGA芯片配置成用户需要的硬件数字电路。因而大大加快电子产品的研发周期，降低研发成本，缩短产品上市时间。全球FPGA市场2000年已达约40亿美元，2000年中国FPGA/CPLD市场规模大约为7000万美元。目前国内尚没有自主知识产权的FPGA芯片及软件开发系统。同时，近年来集成电路正向系统级芯片(SOC)的方向发展，在SOC芯片上可以将微处理器、数字信号处理器、存储器、逻辑电路、模拟电路乃至微光机电器件集成在一个芯片上。而如果将可编程逻辑电路IP核集成到SOC芯片上则会大大提高SOC芯片的灵活性与有效性，并且缩短了SOC芯片的设计周期。
本项目着力于开发具有自主知识产权的适用于数据通路的FPGA芯片新结构及IP核，对相应的软件辅助设计方法的研究，并于2000年提出了一种针对数据通路电路优化设计的FPGA芯片结构-FDP。该结构的主要模块已设计完成。在2001年设计了一个规模为30000系统门的FPGA芯片-FDP2000。经流片测试，验证了芯片中可编程逻辑单元(CLB)、连线资源及输入输出模块的正确性。有关性能的测试现在正在进行之中。在FDP的软件开发系统研究中，针对FDP2000的具体结构，提出了与之相应的工艺映射、布局、布线算法，开发了软件工具原型系统。
该项研究工作在2001年得到国家863计划SOC预启动的支持，863专家组于2001年8月进行现场检查验收后，对该项目研究成果给予了高度评价，并建议尽快申请专利。目前，该项成果正与企业界进行合作，以期实现科研成果产业化。该项成果投产后能打破国外FPGA器件公司对国内市场的垄断，填补国内FPGA器件产品的空白，产生重要的经济效益和社会效益。
国家自然科学基金项目
现场可编程混合阵列FPMA的研究
2000年1月 至 2003年10月
项目负责人:
童家榕教授
现场可编程模拟数字混合阵列FPMA（Field Programmable Analog-Digital Mixed Array）是一种通过编程实现模拟系统、数字系统或模拟数字混合系统的器件，具有广泛的应用价值。我们研究FPMA的主要目标是实现一片具有我国自主知识产权的FPMA芯片。整个芯片包括现场可编程模拟阵列FPAA、现场可编程数字门阵列FPGA两部分，包括：可配置模拟单元CAU（Configurable
Analog Unit）、可编程逻辑单元LC（Programmable Logic Cell）、可编程模拟和数字连线资源、模拟数字输入/输出口及数据配置逻辑、时钟源、参考电压源等系统电路，结构、性能、可靠性的设计，分析和验证的研究。
对于模拟部分，可配置模拟单元CAU采用开关电容技术，工作在离散域。特有的可编程开关块PSB（Programmable Switch Block）与运放等配合能很好地增强CAU的模拟功能。单个CAU能实现增益放大、信号滤波、采样保持及1.5位的A/D转换等功能。为了减少干扰、减少工艺误差及提高性能，模拟单元中的运算放大器、比较器等采用全差分结构。相应的连线资源结构采用基于行的形式，结构全对称，以达到减少干扰的目的。模拟部分由10个CAU组成，模拟I/O口有12个。对于数字部分，可编程逻辑单元，在结构上采用基于多路选择器MUX、功能上采用基于一位全加器的结构。在保持实现通用组合逻辑的同时，对实现数据通路的应用具有优化的性能。可编程逻辑单元能实现任意三输入、部分四输入的逻辑，及还可编程实现D触发器等功能。相应的连线资源，采用层次式结构，由局部快速连线、可分割长线及全局长线组成，能实现高性能的组合及数据通路应用的逻辑。4x4个逻辑单元构成一个宏单元，该宏单元对实现半字节的数据处理是优化的。设计实例芯片的数字部分的逻辑单元共有16x16个。模拟和数字部分的配合使用，能实现10位流水线结构的AD或DA等功能。
在2001年ASIC国际会议及电子学报上各发表论文一篇。完成了数字部分FPGA的流片，经测试已能实现一定的逻辑功能。模拟部分FPAA的电路结构的设计、模拟和仿真及版图已完成。在此基础上，整个FPMA的结构设计、模拟仿真及版图的设计也已完成，整个FPMA芯片版图的尺寸约为7x6mm。
模拟集成电路及数模混合电路计算机辅助设计
在过去十年中，集成电路工艺技术完成了从微米到亚微米 (0.5微米)， 到深亚微米(0.35微米)的突破，下一世纪将实现超深亚微米(0.18-0.05微米)的飞跃。工艺技术的突飞猛进，使得单片集成数模混合电路和系统得以迅猛发展。在数模混合电路中，作为信号处理核心的数字电路占居了芯片面积的80％，而作为数模外围接口的模拟电路仅占芯片面积的20％。但是在数模混合电路设计中，仅占芯片面积20％左右的模拟电路的设计确要花费整个芯片设计人力和时间的80％。在国际上，数字集成电路CAD技术已相当成熟，但模拟集成电路CAD的发展还处在相当滞后的阶段。目前模拟电路的电路设计、版图设计还主要依靠人工完成，
模拟电路计算机辅助设计工具的缺乏， 日益成为制约数模混合系统设计开发的最主要因素。
自80年代中期以来，复旦大学电子工程系CAD研究室开辟了模拟集成电路及数模混合电路计算机辅助设计的研究方向， 并紧紧围绕模拟电路CAD发展的国际前沿问题，开展了模拟电路布图CAD，高层次模拟电路行为级模型CAD，单片CMOS数模混合集成电路的衬底及模型参数提取，开关电流电路设计，数模混合电路模拟，开关电容电路模拟，CMOS快速时域模拟，CMOS
VLSI时延分析等系列研究。填补了国内在该领域的研究空白。在模拟电路CAD的研究中，研究室先后承担了国家"八五"、"九五"的重点科技攻关项目多项，国家自然科学基金青年基金项目和国家自然科学基金海外学者合作研究基金项目，同时还开拓了与美国北卡罗莱那大学和德州大学的国际合作项目等多项。研究水平处于国内领先和国际先进。
国家"九五"重点科技攻关项目
带约束的模拟电路自动布图工具
项目编号：96-738-01-03-10
项目负责人:
唐璞山教授
电子工程系
在模拟电路设计中，版图设计是一项费时、费力、难以满足性能要求、易于出错的工作。研究模拟电路版图设计自动化的方法以及开发相应的CAD系统，成为目前模拟电路CAD发展中一项十分重要的工作。
模拟电路不能象数字电路那样建立可反复使用的版图单元库，因为模拟电路的基本单元结构种类繁多，而且对于同一单元结构，只要性能要求不同，单元中器件尺寸大小也就不同。因而模拟电路单元版图必须根据具体电路性能要求动态生成。另外模拟电路对性能的要求比数字电路苛刻得多，模拟电路版图设计中必须考虑的版图的对称性、匹配性等模拟约束。
本项目研究基于约束的模拟电路布图方法及开发相应的布图工具。课题的目标包括
1． 基于约束的模拟电路版图模块生成方法和软件模块
2． 基于约束的模拟电路布局方法和软件模块
3． 基于约束的模拟电路布线方法和软件模块
该研究课题在复旦大学CAD室已完成第一阶段工作，所取得的算法及软件工具已纳入中国华大微电子设计中心的熊猫2000系统，并将在99年度国际DAC会议上作产品演示。
国家自然科学基金青年科学基金项目
基于VHDL－AMS的开关电流行为级模型方法研究
项目编号：9806004
项目负责人:
电子工程系
　90年代以来CMOS工艺进入到亚微米、深亚微米阶段，芯片集成度达到上百万门数量级，这使得数模混合系统可以在单块芯片上集成。研究表明，数模混合系统集成的瓶颈问题是仅占芯片面积20％左右的模拟电路的设计和模拟验证问题。即：一在模拟电路设计方面，以开关电容（SC）为代表的传统模拟电路技术受到严峻的挑战[1]。SC技术与数字CMOS工艺不兼容；在亚微米低电压要求下，SC电路的动态范围，带宽，速度等性能指标也受到严重影响。二模拟电路和数模混合电路的模拟验证，也遇到了很大的挑战。传统的面向晶体管级的SPICE类模拟器在模拟速度和求解电路规模上，远远不能满足混合系统验证的需求。
以上两大挑战诞生了当今集成电路设计和设计自动化领域最活跃的两个分支。 　　开关电流（SI）技术[1]于1989年由英国飞利蒲公司的J.B.Hughes
博士提出。它是适合于深亚微米纯数字CMOS工艺的全新的模拟集成电路设计方法。SI与数字CMOS工艺完全兼容，其电流域特性使它能够在较低的电源电压下工作。SI电路结构简单，所占芯片面积很小，因而SI技术成为经济而有效地集成数模混合系统中模拟电路的首选技术之一。
VHDL－AMS (VHDL for Analogue and Mixed Signal)是在90年代后期颁布的模拟和数模混合信号系统的硬件描述语言[3]工业界标准，全面支持连续和连续/离散系统的硬件描述。
本项目旨在研究基于VHDL-AMS语言描述的，开关电流行为级模型的建立方法研究，以支持自底向上（Bottom-up）和自顶向下（Top-Down）设计的数模混合系统的行为级模型建立。
我们希望本项目的研究成果可以填补国际学术界在数模混合行为级模型化技术方面的研究空白，同时能构应用于EDA工业界产业开发中。
国家自然科学基金海外学者合作研究基金项目
高性能VLSI的物理设计和数模混合信号布图CAD
项目编号：9806004
项目负责人：
达拉斯分校
电子工程系
美国德州大学
本项目为复旦大学电子工程系CAD研究室与美国德州大学达拉斯分校电机与计算机工程系联合开展国际合作研究项目。旨在研究当今集成电路计算辅助设计中的三个国际前沿性研究课题，即：
（1）性能驱动的高速VLSI的时钟网络的设计，
（2）铜互连线和SOI的参数提取及模型化，
（3）混合IC的版图设计（性能驱动的模拟电路版图自动生成方法研究）。
1． 性能驱动的高速VLSI的时钟网络的设计
随着VLSI工艺水平突飞猛进的发展，数字集成电路的工作频率越来越高。在下一个世纪，微处理器的时钟频率将达到几个GHz。 VLSI电路在性能和速度上与日剧增的要求使得时钟网络设计允许的误差越来越小。高速时钟网络设计受到以下几个关键问题的挑战：最小时钟延迟问题，最小时钟偏差问题以及最小时钟网络功耗问题。另外，这些电路参数的计算也应通过真实信号波形以及电路模拟得到。
本项目将研究系统化的时钟网络设计方法，在实际的VLSI设计环境下，对不同设计阶段的优化目标进行折衷优化。我们将开发出一套集成CAD系统，以有效方式将各个独立工具结合在一起，使其可以在合理时间内设计出时钟延迟、时钟偏差和功耗均最小的高速时钟树。
我们已在这个方面获得了一些初步成果，并已运用到与美国HP实验室和Intel公司有关1.2GHZ微处理器的时钟分布网络设计的合作项目中。这种微处理器将用于下一代高尖端PC和工作站中。我们会进一步加深和HP实验室的合作，使我们的研究与最好的IC工业公司紧密联系在一起。
2． 铜互连线和SOI的参数提取及模型化
当VLSI芯片的工作频率接近GHz时，世界上诞生了两种最新的集成电路工艺技术，即铜互连线和SOI。IBM和Motorola在集成电路制造中已成功地将铜作为连线材料，这对VLSI技术产生了深远的影响。铜布线较传统铝布线为优。它可以大大提高芯片速度，降低功耗，减小制造成本，提高芯片的可靠性。
SOI技术是IC工艺技术的重大突破。与衬底硅CMOS工艺相比，SOI技术使芯片的性能提高了25％到35％，相当于两年衬底硅CMOS工艺的进步。SOI技术提高了芯片速度，降低了芯片的功耗，减小了LatchUp效应以及通过衬底的信号串扰，这对高速数模混合高频集成电路至关重要。
在新的铜布线技术和SOI技术下，微处理器的工作频率接近GHz，我们迫切需要研究由基本物理特性决定的各种寄生效应问题，需要更快更精确的电磁场分析工具来提取寄生参数。
我们的研究目标是开发三维电磁场分析的快速计算技术用于提取互连线的电阻、电容、电感参数以及多层铜连线技术中的通孔参数，以分析互连线的不连续性和失配
3． 混合IC的版图设计 （性能驱动的模拟电路版图自动生成方法研究）
模拟电路对性能的要求比数字电路苛刻得多。模拟集成电路版图设计的目标与数字电路不相同。数字电路版图设计以高速度、高密度、低功耗为目标。对模拟电路而言，电路的精度、信噪比、带宽则是设计的中心问题，必须在版图设计阶段加以考虑。
本项目研究性能驱动模拟电路布图方法及开发相应的布图工具。课题的目标是
1． 从模拟电路的性能指标出发，自动生成电路节点的寄生电容边界约束
2． 从模拟电路的线路图出发，自动电路划分，
3． 从模拟电路的线路图出发，自动生成拓扑约束、匹配约束、对称约束。
4． 性能驱动布局及布线
5． 性能驱动版图压缩。
国家自然科学基金项目
VLSI互连电路降阶和分析的子波方法
项目编号：
项目负责人:
国际上具有完备体系的线性系统降阶理论是TBR。本项目从完全不同于TBR体系的子波理论出发，研究保证性能的子波模型降阶和电路分析理论，推导相应的高效数值计算方法，并应用于VLSI互连网络的物理设计。子波模型降阶和分析是一个新的研究方向，属国际前沿性应用基础研究。对指导超深亚微米超高速互连网络设计具有重要的理论意义和应用价值。}