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QuartusII软件使用及设计流程
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突然想听听大家关于ise和quartusII的讨论
突然想听听大家关于ISE和QuartusII的讨论。用哪个的比较多，优缺点是什么，单纯的评价软件，非FPGA硬件特征。
说说自己的经历吧，初学FPGA的时候用的QuartusII，第一感觉是上手比较容易，在QuartusII里面基本操作流程都可以搞定。后来进了实验室，大家都在用Xilinx的器件，所以开始用ISE进行逻辑开发。最开始使用的版本是ISE9.2，跑Quartus算不上流畅的电脑，跑ISE总有卡顿的现象。而且各个软件较为分立，学起来略微吃力。
工作后项目经历多了，两个软件都在用，但发自内心的有点喜欢Q的简洁操作。但实际上是用ISE略微多一点。QuartusII 仿真-五星文库
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QuartusII 仿真
导读：everytingisblack!.如果我们能直接在quartus中调用mode，直接调用可以进行rtl级仿真和门级仿真，方法：Project-&newsource.vhdl是：VHDLmodul，双击分别进行仿真，[转帖]引用利用ModelSim进行的功能仿真，综合后仿真，时序仿真中提到如下方法：，自动启用ModelSim来运行门级仿真，首先将仿真工具设置为ModelSim，仿真时间，
大家是不是被modelsim折磨的死去活来呢？是不是觉得在没有人指点下，学习modelsim就象是黑暗中摸索，
everyting is black!.如果我们能直接在quartus中调用modelsim那么我们就可以直接得到我们的仿真波形，不用在modelsim 中建立工程，加入文件，编译，加载波形，运行等等烦琐的工序，而且后仿的时候还经常会出现找不到库的情况，这对出学者来说更是郁闷的要死。直接调用可以进行rtl级仿真和门级仿真。一个前仿一个后仿。因此为了方便大家我特意研究了一下如何实现直接调用。以下是结论。
在ISE环境中。
1，edit-&preferences:ise General-&Intergrated tools
设置：Model Tech Simulator:
C:\Modeltech_6.0\win32\modelsim.exe（看你装在哪里了） 2，在 Sources in Project窗口里的 器件名称上单击左键。然后双击：Compile HDL Simulation Library
3,建立testbench。方法：Project-&new source.
vhdl 是：VHDL module
verilog hdl 是：verilog
test fixture. 4,单击testbench 文件,就可以看到下面框框里的四个仿真级别。双击分别进行仿真。
5。用眼睛看modelsim 出来的波形。
在Quartus 中。
1，我的电脑-&属性-&高级-&环境变量.
在系统变量里增加：QUARTUS_INIT_PATH
C:\Modeltech_6.0\win32
（看你装在哪里了）
[转帖]引用 利用ModelSim进行的功能仿真，综合后仿真，时序仿真中提到如下方法：
1.工程编译成功后，自动启用ModelSim来运行门级仿真，前提是要在Quartus II的Options中设置好ModelSim的路径
（和有些参考PDF上说的环境变量好像无关，至少我用的Quartus II 9.0 Web Edtion是这样的）具体方法是，进入
Quartus9.0-&Tools-&Options，在Categroy里选中General下的EDA Tool Options，在ModelSim右边的Location of
Executable中双击来改变路径，就并且在工程中设置了自动启动ModelSim，就可以自动启用了。
1.在EDA Tool Settings，首先将仿真工具设置为ModelSim，然后点击让它自动启动。
2.NativeLink settings中选择testbench，完成相关的设置，例如test bench name，top level module in test bench，Design instance name in test bench，仿真时间，然后编译时会自动启动ModelSim然后完成所有操作，大概这就是Altera所指的和很多EDA工具的无缝连接。
2，Assignments-&settings-&ead tool setting:Simulation:
tool name:modelsim(verilog)(我用的是这个，用啥选啥）
别的能填的就填一下。但是下边的两个按纽还是要设置的，因为要指定test bench文件才能仿真的。所以先写好testbench。然后把路径设置好。那两个按纽一个是前仿真，一个是后仿真。不知道写testbench大家会不?就是:process-&start-&start testbench template writer
然后把生成的文件打开,改一改就行了。在哪里打开?看屏幕下面的提示啊。
3。现在就可以进行仿真了。
tools -& eda simulation tool-&run RTL simulaiton...前仿
tools -& eda simulation tool-&run Gate Level simulaiton 后仿。
4。用眼睛看波形。
补充一下：
在ISE环境中，选中某个仿真（behavioral或者Post fit等等）单机Process－ Properties－可以设置仿真的时间、vism vlog vcom参数或者指定DO file。
Quartus6就更方便了。
在tools－&options－&EDA Tool Options里面设置modelsim synplify之类的路径。
然后按照楼主的方法设置assignment settings 就ok了。
通过本论坛学习它们已经有一个星期了，期间有好多学习地方需要总结，在此一说。
quartus ii对只能对源程序进行验证和综合，以及指定相应的ALTERA元件进行端口映射和下载相应文件到实际硬件电路。仿真部分只能利用波形文件进行简单
仿真，不能利用测试文件输入进行仿真。
modelsim SE是专门进行仿真的软件，可以分别进行前仿真和后仿真。 前仿真也称为功能仿真，主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路门延迟与线延迟，主要是验证电路与理想情况是否一致。可综合FPGA代码是用RTL级代码语言描述的，其输入为RTL级代码与Testbench. 后仿真也称为时序仿真或者布局布线后仿真，是指电路已经映射到特定的工艺环境以后，综合考虑电路的路径延迟与门延迟的影响，验证电路能否在一定时序条件下满足设计构想的过程，是否存在时序违规。其输入文件为从布局布线结果中抽象出来的门级网表、Testbench和扩展名为SDO或SDF的标准时延文件。SDO或SDF的标准时延文件不仅包含门延迟，还包括实际布线延迟，能较好地反映芯片的实际工作情况。一般来说后仿真是必选的，检查设计时序与实际的FPGA运行情况是否一致，确保设计的可靠性和稳定性
后仿真的前提是quartus已经对要仿真的目标文件进行编译，并生成modelsim仿真所需要的.vo文件(网表文件)和.sdo文件（时延文件），具体操作过程又有两种方法，一种是通过Quartus调用Modelsim，Quartus在编译之后自动把仿真需要的.vo文件以及需要的仿真库加到modelsim中，操作简单；一种是手动将需要的文件和库加入modelsim进行仿真，这种方法可以增加主观能动性，充分发挥modelsim的强大仿真功能。
如果要进行时序仿真则要将quartus生成的.sdo文件一起编译到work库里。
前仿真和后仿真的区别：前仿真就是指综合前的仿真,也就是行为级的仿真,如你在modelsim直接写代码的仿真.后仿真指的是综合后的仿真,也就是功能仿真.比如你在modelsim中用VHDL写了个计数器,行为级的仿真通过了,你把它加到QUARTUS中或者其他的综合工具进行综合,综合完后生成一功能网表,它把行为语言变成寄存器传送级语言,这时候你把它加到modelsim中仿真叫后仿真,后仿真成功后,你还要在quartus中进行映射,布局布线,完后进行时序分析,时序分析完成后会生成一时序网表,描述器件中门,或者布线的延时.最后,你把延时网表和功能网表一起加到modelsim中仿真叫门级仿真,如果通过的话,你就可以出产品了。
门级仿真和时序仿真的区别：门级仿真是quartusii生成的网表文件.vo。门级则不考虑互联延迟，而只考虑了器件的延迟。时序仿真是选择具体器件并布局布线后进行的包含定时关系的仿真，主要验证是否满足时间约束关系、延时、最大工作频率和消耗的资源等。时序仿真是需添加时延文件.sdo。
我认为一般所说的后仿真包括门仿真和时序仿真。
生成网表文件（.vo）和时延文
（.sdo）后，在进行Modelsim仿真时，在建立工程后，往工程里添加文件时，选择copy到工程目录下。这样后仿真才能成功。
quartus ii对只能对源程序进行验证和综合，以及指定相应的ALTERA元件进行端口映射和下载相应文件到实际硬件电路。仿真部分只能利用波形文件进行简单的仿真，不能利用测试文件输入进行仿真。
modelsim SE是专门进行仿真的软件，可以分别进行前仿真和后仿真。 前仿真也称为功能仿真，主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路门延迟与线延迟，主要是验证电路与理想情况是否一致。可综合FPGA代码是用RTL级代码语言描述的，其输入为RTL级代码与Testbench. 后仿真也称为时序仿真或者布局布线后仿真，是指电路已经映射到特定的工艺环境以后，综合考虑电路的路径延迟与门延迟的影响，验证电路能否在一定时序条件下满足设计构想的过程，是否存在时序违规。其输入文件为从布局布线结果中抽象出来的门级网表、Testbench和扩展名为SDO或SDF的标准时延文件。SDO或SDF的标准时延文件不仅包含门延迟，还包括实际布线延迟，能较好地反映芯片的实际工作情况。一般来说后仿真是必选的，检查设计时序与实际的FPGA运行情况是否一致，确保设计的可靠性和稳定性
后仿真的前提是quartus已经对要仿真的目标文件进行编译，并生成modelsim仿真所需要的.vo文件(网表文件)和.sdo文件（时延文件），具体操作过程又有两种方法，一种是通过Quartus调用Modelsim，Quartus在编译之后自动把仿真需要的.vo文件以及需要的仿真库加到modelsim中，操作简单；一种是手动将需要的文件和库加入modelsim进行仿真，这种方法可以增加主观能动性，充分发挥modelsim的强大仿真功能。
如果要进行时序仿真则要将quartus生成的.sdo文件一起编译到work库里。
前仿真和后仿真的区别：前仿真就是指综合前的仿真,也就是行为级的仿真,如你在modelsim直接写代码的仿真.后仿真指的是综合后的仿真,也就是功能仿真.比如你在modelsim中用VHDL写了个计数器,行为级的仿真通过了,你把它加到QUARTUS中或者其他的综合工具进行综合,综合完后生成一功能网表,它把行为语言变成寄存器传送级语言,这时候你把它加到modelsim中仿真叫后仿真,后仿真成功后,你还要在quartus中进行映射,布局布线,完后进行时序分析,时序分析完成后会生成一时序网表,描述器件中门,或者布线的延时.最后,你把延时网表和功能网表一起加到modelsim中仿真叫门级仿真,如果通过的话,你就可以出产品了。
门级仿真和时序仿真的区别：门级仿真是quartusii生成的网表文件.vo。门级则不考虑互联延迟，而只考
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Quartus II操作过程详解
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