简单组合逻辑电路的verilog实现包括彡态门、3-8译码器、8-3优先编码器、8bit奇偶校验器,测试功能正确、可综合
组合逻辑用数据流描述(一般將用assign描述的称为数据流描述)或者RTL描述(一般将用always描述的称为数据流描述)都可以实现;
若组合逻辑比较复杂,则用always比较合适
如下面的就会产生锁存器:
改为如下,则不会有锁存器:
简单门电路的门级、数据流、RTL描述
门级描述综合后得到嘚RTL级电路:
数据流描述综合后得到的RTL级电路:
RTL描述综合后得到的RTL级电路与数据流描述综合后得到的RTL级电路完全相同
三态门的门级、数据鋶、RTL描述:
门级描述综合,RTL图:
数据流描述综合RTL图与门级的完全相同。
RTL描述综合RTL图同样与门级的完全相同。
用case语句或if语句时:
综合选項中Decoder Extraction设为YES自动综合为用器件本身的硬件译码器实现,如下:
RTL描述用if...else的特点实现优先编码,如下:
改变代码,去掉锁存器:
综合结果可以看到,没有锁存器了:
可以用case或者if语句实现:
case语句与if语句描述综合结果完全相同如下:
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