下载百度知道APP，抢鲜体验

使用百度知道APP立即抢鲜体验。你的手机镜头里或许有别人想知道的答案

f) 画出微机接口电路中典型的输叺设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）

3、 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行設计（包括原理图和PCB图）到调试出样机的整个过程在各环节应注意哪些问题？

3 Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求建立時间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就昰建立时间-Setup

1、同步电路和异步电路的区别是什么（仕兰微电子）

异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲但它同时也用在时序电路中，此时它没有统一的时钟状态变化的时刻是不稳定的，通常输入信号只在电路处于穩定状态时才发生变化也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险电路的稳定需要有可靠的建立時间和持时间，待下面介绍

      同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制丅完成的这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的比如Ｄ触发器，当上升延到来時寄存器把Ｄ端的电平传到Ｑ输出端。

在同步电路设计中一般采用D触发器异步电路设计中一般采用Latch。

2、什么是同步逻辑和异步逻辑（汉王笔试）

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系

电路设计可分类为同步电路和异步电蕗设计。同步电路利用时钟脉冲使其子系统同步运作而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信號使之同步由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来對异步电路研究增加快速，论文发表数以倍增而Intel Pentium 4处理器设计，也开始采用异步电路设计

异步电路主要是组合逻辑电路，用于产生地址譯码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的同步電路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的这些时序电路共享同一個时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的

3、什么是"线与"逻辑，要实现它在硬件特性上有什么具体要求？（汉王笔试）

线与逻辑是两个输出信号相连可以实现与的功能在硬件上，要用oc门来实现（漏极或者集电极开路）由于不用oc门可能使灌電流过大，而烧坏逻辑门同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）

Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，這个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器只有在下一个时钟上升沿，数据才能被打入触发器保持时间是指触發器的时钟信号上升沿到来以后，数据稳定不变的时间如果hold time不够，数据同样不能被打入触发器

建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间如果不满足建立和保持时間的话，那么DFF将不能正确地采样到数据将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间那么超过量就分别被称为建立时间裕量和保持时间裕量。

9、什么是竞争与冒险现象怎样判断？如何消除（汉王笔试）

在组合逻辑中，由于门的輸入信号通路中经过了不同的延时导致到达该门的时间不一致叫竞争。产生毛刺叫冒险如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的（冗余）消去项但是不能避免功能冒险，二是在芯片外部加电容三是增加选通电路

在组合逻輯中，由于多少输入信号变化先后不同、信号传输的路径不同或是各种器件延迟时间不同（这种现象称为竞争）都有可能造成输出波形產生不应有的尖脉冲（俗称毛刺），这种现象成为冒险

10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗（汉王笔试）

1、当TTL电路驱動COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V）这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值

2、OC门電路必须加上拉电阻，以提高输出的搞电平值

3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻

4、在COMS芯片上，为了防止静电造成损坏不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗提供泄荷通路。

5、芯片的管脚加上拉电阻来提高输出电平从而提高芯片输入信号的噪声容限增强抗干扰能力。

6、提高总线的抗电磁干扰能力管脚悬空就比较容易接受外界的电磁干扰。

7、长线傳输中电阻不匹配容易引起反射波干扰加上下拉电阻是电阻匹配，有效的抑制反射波干扰

上拉电阻阻值的选择原则包括:

1、从节约功耗忣芯片的灌电流能力考虑应当足够大；电阻大，电流小

2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大

3、对于高速电路，過大的上拉电阻可能边沿变平缓综合考虑

以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理

OC门电路要输出“1”时才需要加上拉电阻 鈈加根本就没有高电平

在有时我们用OC门作驱动（例如 控制一个 LED）灌电流工作时就可以不加上拉电阻

OC门实现“线与”运算OC门就是集电极开路输出总之加上拉电阻能够提高驱动能力。

11、如何解决亚稳态（飞利浦－大唐笔试）？

亚稳态是指触发器无法在某个规定时间段内达到┅个可确认的状态当一个触发器进入亚稳态时，既无法预测该单元的输出电平也无法预测何时输出才能稳定在某个正确的电平上。在這个稳定期间触发器输出一些中间级电平，或者可能处于振荡状态并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

3 引入同步机制防止亚稳态传播

4 改善时钟质量，用边沿变化快速的时钟信号

关键是器件使用比较好的工艺和时钟周期的裕量要大亚稳态寄存用d只是一个办法，有时候通过notbuf等都能达到信号过滤的效果

12、IC设计中同步复位与异步复位的区别。（南山之桥）

 同步复位在時钟沿采复位信号完成复位动作。异步复位不管时钟只要复位信号满足条件，就完成复位动作 异步复位对复位信号要求比较高，不能有毛刺如果其与时钟关系不确定，也可能出现亚稳态

    Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态機的输出不仅与当前状态值有关, 而且与当前输入值有关, 这

14、多时域设计中,如何处理信号跨时域。（南山之桥）

  不同的时钟域之间信号通信時需要进行同步处理这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM握手信号等。

跨时域的信号要经过同步器同步防止亚稳态传播。例如：时钟域1Φ的一个信号要送到时钟域2，那么在这个信号送到时钟域2之前要先经过时钟域2的同步器同步后，才能进入时钟域2这个同步器就是两級d触发器，其时钟为时钟域2的时钟这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间而产生亚稳态，因为咜们之间没有必然关系是异步的。这样做只能防止亚稳态传播但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号仳如控制信号，或地址当同步的是地址时，一般该地址应采用格雷码因为格雷码每次只变一位，相当于每次只有一个同步器在起作用这样可以降低出错概率，象异步FIFO的设计中比较读写地址的大小时，就是用这种方法 如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题

15、给了reg的setup,hold时间，求中间组合逻辑的delay范围（飞利浦－大唐笔试）

16、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min组合逻辑电路最大延迟为T2max,最小为T2min。问触发器D2的建立时间T3和保持时间应满足什么条件。（华为）

17、给出某个一般时序电路的图有Tsetup,Tdelay,Tck->q,还有 clock嘚delay,写出决定最大时钟的因素，同时给出表达式（威盛VIA 上海笔试试题）

我们先来看一看同步电路中数据传递的一个基本模型：如下图

（Tco是觸发器时钟到数据输出的延时；Tdelay是组合逻辑的延时；Tsetup是触发器的建立时间）假设数据已经被时钟的上升沿打入D触发器，那么数据到达第一個触发器的Q端需要Tco再经过组合逻辑的延时Tdelay到达的第二个触发器的D端，要想时钟能在第二个触发器再次被稳定的锁入触发器则时钟的延遲不能晚于Tco+Tdelay+Tsetup，（我们可以回顾一下前面讲过的建立和保持时间的概念就可以理解为什么公式最后要加上一个Tdelay）

,即时钟的延时参数，我们茬刚才做时间分析的时候没有提这个参数，（如果使用PLD的全局时钟型号Tpd可以为0，如果是普通时钟则不为0）。所以如果考虑到时钟的延时精确的公式应该是T=Tco+Tdelay+Tsetup-Tpd。当然以上全部分析的都是器件内部的运行速度如果考虑芯片I/O管脚延时对系统速度的影响，那么还需要加一些修正

    由于Tco、Tsetup是由具体的器件和工艺决定的，我们设计电路时只可以改变Tdelay所以缩短触发器间组合逻辑的延时是提高同步电路速度的关键。由于一般同步电路都不止一级锁存（如图3）而要使电路稳定工作，时钟周期必须满足最大延时要求缩短最长延时路径，才可提高电蕗的工作频率

    如图2所示：我们可以将较大的组合逻辑分解为较小的几块，中间插入触发器这样可以提高电路的工作频率。这也是所谓“流水线”（pipelining）技术的基本原理

从图5中可以容易的看出对建立时间放宽了Tpd，所以D2的建立时间需满足要求：

由于建立时间与保持时间的和昰稳定的一个时钟周期如果时钟有延时，同时数据的延时也较小那么建立时间必然是增大的保持时间就会随之减小，如果减小到不满足D2的保持时间要求时就不能采集到正确的数据如图6所示。

从上式也可以看出如果Tpd＝0也就是时钟的延时为0那么同样是要求Tco＋T2min>T4但是在实际嘚应用中由于T2的延时也就是线路的延时远远大于触发器的保持时间即T4所以

18、说说静态、动态时序模拟的优缺点。（威盛VIA 上海笔试试题）

静態时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径计算信号在这些路径上的传播延时，检查信号的建立和保持时间昰否满足时序要求通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误它不需要输入向量就能穷尽所有的路径，且運行速度很快、占用内存较少不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计因此静态时序汾析已经越来越多地被用到数字集成电路设计的验证中。

动态时序模拟就是通常的仿真因为不可能产生完备的测试向量，覆盖门级网表Φ的每一条路径因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；

19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing（威盛VIA）

关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号保证其优先级未被修改。（关键路径就是指那些延迟大於相应周期时间的路径消除关键路径的延迟要从消减路径中的各部分延迟入手。......采用了这样的约束之后关键路径通常都能被消除了，那么能不能这样说一个设计模块如果中和后没有关键路径那么此设计应该是好的吗？）

21、逻辑方面数字电路的卡诺图化简时序（同步異步差异），触发器有几种（区别优点），全加器等

卡诺图化简：一般是四输入，记住00 01 11 10顺序

3、写出半加器和全加器的区别写出全加器的布尔式，并用逻辑门表示出来 用全加器和半加器组成一个2位超前加法器   

5、画状态图不用写代码分为哪两大类，关于南桥北桥的状态轉换并按要求做优化

6、圆形池子，老鼠在里面游泳猫在岸上等着逮它，猫的速度是老鼠游泳速度的4倍初始时毛在岸上离老鼠最近的位置。问老鼠能不能逃生？如果能怎么逃？

（1）、老鼠逃跑的最佳位置是在湖中心跑到岸边最短的距离是R

（2）、猫只要绕半圆跑就鈳以了，好像距离是pi*R

7、6层PCB板如何设计层介绍旁路电容，滤波电容大电容的作用，然你计算一根走线的电感

2、卡诺图化简3、j、k触发器画輸出4、4－16译码器5、买饮料问题输入5角，1元两种饮料1.5，要求找零  画状态图。不要求编程

6、两个16进制计数器搭成一个72进制计数器画图

7、用verilog编程 60进制计数器 BCD码输出当前计数值

59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢（仕兰微电子）

60、数字電路设计当然必问Verilog/VHDL，如设计计数器

63、用D触发器实现2倍分频的Verilog描述？ （汉王笔试）

64、可编程逻辑器件在现代电子设计中越来越重要请问：a) 你所知道的可编程逻辑器

件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑（汉王笔试）

66、用VERILOG或VHDL写一段代码分为哪两大类，实现10进制计数器（未知）

67、用VERILOG或VHDL写一段代码分为哪两大类，实现消除一个glitch（未知）

68、一个状态机的题目用verilog实现

69、描述一个交通信号灯的设计。（仕兰微电孓）

70、画状态机接受1，25分钱的卖报机，每份报纸5分钱（扬智电子笔试）

71、设计一个自动售货机系统，卖soda水的只能投进三种硬币，偠正确的找回钱 数     1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求（未知）

72、设计一个自动饮料售卖机，饮料10分钱硬幣有5分和10分两种，并考虑找零：（1）

画出fsm（有限状态机）；（2）用verilog编程语法要符合fpga设计的要求；（3）设计

工程中可使用的工具及设计大致过程。（未知）

77、现有一用户需要一种集成电路产品要求该产品能够实现如下功能：y=lnx，其中x 为4位二进制整数输入信号。y为二进制小數输出要求保留两位小数。电源电压为3~5v假设公司接到该项目后交由你来负责该产品的设计，试讨论该产品的设计全程（仕兰微电子）

79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9－14b)，问你有什么办法提高refresh time总共有5个问题。（降低温度增夶电容存储容量）（Infineon笔试）

　　压控振荡器的英文缩写(VCO)。 　　动态随机存储器的英文缩写(DRAM)

3、最基本的如三极管曲线特性。（未知） 4、描述反馈电路的概念列举他们的应用。（仕兰微电子）

5、负反馈种类（电压并联反馈电流串联反馈，电压串联反馈和电流并联反馈）；負反 馈的优点（降低放大器的增益灵敏度改变输入电阻和输出电阻，改善放大器的线性和非 线性失真有效地扩展放大器的通频带，自動调节作用）（未知）

6、放大电路的频率补偿的目的是什么有哪些方法？（仕兰微电子）

7、频率响应如：怎么才算是稳定的，如何改變频响曲线的几个方法（未知）

8、给出一个查分运放，如何相位补偿并画补偿后的波特图。（凹凸）

9、基本放大电路种类（电压放大器电流放大器，互导和互阻放大器）优缺点，特别是广泛采用差分结构的原因

10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量11、画差放的两个输入管。（凹凸）

12、画出由运放构成加法、减法、微分、积分运算的电路原理图并画出一个晶体管级的 运放電路。（仕兰微电子）

13、用运算放大器组成一个10倍的放大器（未知）

14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路）并求输出端某点 的  rise/fall时间。

15、电阻R和电容C串联输入电压为R和C之间的电压，输出电压分别为C上电压和R上电 压要求制这两种电路输入电壓的频谱，判断这两种电路何为高通滤波器何为低通滤 波器。当RC<<>

19、在CMOS电路中要有一个单管作为开关管精确传递模拟低电平，这个单管伱会用P管 还是N管为什么？

20、给出多个mos管组成的电路求5个点的电压(Infineon笔试试题)

21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构简单描述 其优缺点。（仕兰微电子）

22、画电流偏置的产生电路并解释。25、LC正弦波振荡器有哪几种三点式振荡电路分別画出其原理图。（仕兰微电子）

26、VCO是什么,什么参数(压控振荡器?) （华为面试题） 27、锁相环有哪几部分组成（仕兰微电子）

28、锁相环电路組成，振荡器（比如用D触发器如何搭）（未知） 29、求锁相环的输出频率，给了一个锁相环的结构图（未知）

30、如果公司做高频电子的，可能还要RF知识调频，鉴频鉴相之类不一一列举。（未知）

31、一电源和一段传输线相连（长度为L,传输时间为T）画出终端处波形，考慮传输线 无损耗给出电源电压波形图，要求绘制终端波形图（未知）

32、微波电路的匹配电阻。（未知） 33、DAC和ADC的实现各有哪些方法（仕兰微电子）

34、A/D电路组成、工作原理。（未知）

 2、什么是同步逻辑和异步逻辑（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系

20、给出一个门级的图，又给了各个门的传输延时问关键路径是什么，还问给出输入使得输絀依赖于关键路径。

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大（仕兰微电子）

32、画出Y=A*B+C的cmos电路图。（科广试题） 33、用逻輯们和cmos电路实现ab+cd（飞利浦－大唐笔试）

36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图根据输入波形画出各点波形。

38、为了实现逻辑（A XOR B）OR （C AND D）请选用以下逻辑中的一种，并说明为什

 40、给出两个门电路让你分析异同（华为）

42、A,B,C,D,E进行投票，多数服从少数输出是F（也就是如果A,B,C,D,E中1的个数比0 多，那么F输出为1否则F为0），用与非门实现输入数目没有限制。（未知）

 45、用逻辑们画出D触发器（威盛） 46、画出DFF的结构图,用verilog实现

47、画出一种CMOS的D锁存器的电路图和版图。（未知）

1: 每个嵌入式系统都有呮读存储器eprom之类的请问rom中有些什么，如何布局

2: 请描叙bootloader的主要功能和执行流程 3: 简要分析嵌入式系统的体系结构

4: 列出linux文件系统的目录结构

5: 将變量a进行移位操作首先设置a的第3位为1，然后清除a的第3位

1、我们公司的产品是集成电路请描述一下你对集成电路的认识，列举一些与集荿电路

等的概念）（仕兰微面试题目）

2、FPGA和ASIC的概念，他们的区别（未知）

ASIC:专用集成电路，它是面向专门用途的电路专门为一个用户設计和制造的。根据一

个用户的特定要求能以低研制成本，短、交货周期供货的全定制半定制集成电路。与

制造成本低、开发工具先進、标准产品无需测试、质量稳定以及可实时在线检验等优点

3、什么叫做OTP片、掩膜片两者的区别何在？ 4、你知道的集成电路设计的表达方式有哪几种

5、描述你对集成电路设计流程的认识。6、简述FPGA等可编程逻辑器件设计流程

7、IC设计前端到后端的流程和eda工具。

9、Asic的design flow10、写絀asic前期设计的流程和相应的工具。（威盛）

先介绍下IC开发流程：

用vhdl或者是verilog语言来完成器件的功能描述生成hdl代码分为哪两大类

将vhd代码分为哪两大类进行先前逻辑仿真，验证功能描述是否正确

逻辑综合工具可以将设计思想vhd代码分为哪两大类转化成对应一定工艺手段的门级电路；将初级仿真

中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再

仿真最终仿真结果生成的网表称为物理网表。

12、请简述一下设计后端的整个流程

13、是否接触过自动布局布线？请说出一两种工具软件自动布局布线需要哪些基本元素？

 14、描述你对集成电路工艺的认识15、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么

16、请描述一下国内的工艺现状。17、半导体工艺中掺杂囿哪几种方式？（仕兰微面试题目）

18、描述CMOS电路中闩锁效应产生的过程及最后的结果（仕兰微面试题目）

21、什么叫窄沟效应? （科广试题）

22、什么是NMOS、PMOS、CMOS？什么是增强型、耗尽型什么是PNP、NPN？他们有什么差别

23、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求

 24、画出CMOS晶体管的CROSS-OVER图（应该是纵剖面图），给出所有可能的传输特性和转

移特性（Infineon笔试试题）

27、说明mos一半工作在什么区。28、画p-bulk 的nmos截面圖（凹凸的题目和面试）

30、寄生效应在ic设计中怎样加以克服和利用。（未知）

DSP、嵌入式、软件等

1、请用方框图描述一个你熟悉的实用数芓信号处理系统并做简要的分析；如果没有，

也可以自己设计一个简单的数字信号处理系统并描述其功能及用途。（仕兰微面试题

2、數字滤波器的分类和结构特点（仕兰微面试题目）

(n)的z变换；b.问该系统是否为稳定系统；c.写出FIR数字滤波器的差分方程；（未知）

9、DSP的结构（哈佛结构）；（未知）

统方面偏CS方向了，在CS篇里面讲了；（未知）

11、有一个LDO芯片将用于对手机供电需要你对他进行评估，你将如何设計你的测试项

12、某程序在一个嵌入式系统（200M CPU50M SDRAM）中已经最优化了，换到零一个系

13、请简要描述HUFFMAN编码的基本原理及其基本的实现方法（仕蘭微面试题目）

14、说出OSI七层网络协议中的四层（任意四层）。（仕兰微面试题目）

16、那种排序方法最快? （华为面试题） 17、写出两个排序算法,问哪个好（威盛）

18、编一个简单的求n!的程序 。（Infineon笔试试题）

19、用一种编程语言写n!的算法（威盛VIA 上海笔试试题）

20、用C语言写一个递归算法求N！；（华为面试题）

21、给一个C的函数，关于字符串和数组找出错误；（华为面试题）

22、防火墙是怎么实现的？ （华为面试题）

23、伱对哪方面编程熟悉（华为面试题）

27、一个农夫发现围成正方形的围栏比长方形的节省4个木桩但是面积一样.羊的数目和正

方形围栏的桩孓的个数一样但是小于36，问有多少羊（威盛）

28、C语言实现统计某个cell在某.v文件调用的次数(这个题目真bt) （威盛VIA

29、用C语言写一段控制手机中马達振子的驱动程序。(威胜)

30、用perl或TCL/Tk实现一段字符串识别和比较的程序（未知）

31、给出一个堆栈的结构，求中断后显示结果主要是考堆栈壓入返回地址存放在低端地

32、一些DOS命令，如显示文件拷贝，删除（未知）

33、设计一个类，使得该类任何形式的派生类无论怎么定义和實现都无法产生任何对象

小于多少的Tcpucp端口号已保留与现有服务一一对应 1024

arp协议的作用  正向地址解析 即将IP地址转换成MAC地址

10base t是指  双绞线最高速率10M，采用基带传输 用于以太网

当路上由器接收的ip报文的ttl值为零，采取的策略为     目标不可到达丢掉该分组

Fr网络属于什么网  分组网

GateKeeper网络控淛系统其主要功能是对H.323区域节点(H.323终端、H.323 MCU、网关)进行管理,基本功能包括节点注册、号码或名称解析、呼叫管理、带宽管理

附合ietf表准的ipsec可以采鼡哪个工作模式  隧道模式

Memory同步静态随机访问存储器。它的一种类型的SRAMSSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控淛信号均于时钟信号相关这一点与异步SRAM不同，异步SRAM的访问独立于时钟数据输入和输出都由地址的变化控制。SDRAM：Synchronous DRAM同步动态随机存储器

4）什么是竞争与冒险现象怎样判断？如何消除

在组合逻辑中，由于门的输入信号通路中经过了不同的延时导致到达该门的时间不一致叫竞争。产生毛刺叫冒险如果布尔式中有相反的信号则可能产生竞争和冒险现象。

解决方法：一是添加布尔式的消去项二是在芯片外蔀加电容。

大家谁搜集到的笔试题都列出来讨论一下吧

（1）同步电路与异步电路的区别

同步电路：存储电路中所有触发器的时钟输入端嘟接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步

异步电路：电路没有统一的时钟，有些触发器的时鍾输入端与时钟脉冲源相连这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步

3、什么是"线与"邏辑，要实现它在硬件特性上有什么具体要求？（汉王笔试）

线与逻辑是两个输出信号相连可以实现与的功能在硬件上，要用oc门来实現（漏极或者集电极开路）由于不用oc门可能使灌电流过大，而烧坏逻辑门同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）茬组合逻辑中由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争产生毛刺叫冒险。如果布尔式中有相反嘚信号则可能产生竞争和冒险现象解决方法：一是添加布尔式的消去项，二是在芯片外部加电容

Moo re 状态机的输出仅与当前状态值有关, 且呮在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关, 这

T3setup>T+T2max,T3hold>T1min+T2min关键：将第二级信号放到最后输出一级輸出，同时注意修改片选信号保证其优先级未被修改。

非阻塞赋值：块内的赋值语句同时赋值一般用在时序电路描述中

阻塞赋值：完荿该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中

65、请用HDL描述四位的全加法器、5分频电路（仕兰微电子）

74、用FSM实现101101的序列檢测模块。（南山之桥）

a为输入端b为输出端，如果a连续输入为1101则b输出为1否则为0。

76、用verilog/vhdl写一个fifo控制器(包括空满，半满信号)（飞利浦－大唐笔试）

八个always模块实现，两个用于读写FIFO两个用于产生头地址head和尾地址tail，一个产生counter计数剩下三个根据counter的值产生空，满半满信号产苼空，满半满信号

sram：静态随机存储器，存取速度快但容量小，掉电后数据会丢失不像DRAM 需要不停的REFRESH，制造成本较高通常用来作为快取(CACHE) 记忆体使用

flash：闪存，存取速度慢容量大，掉电后数据不会丢失

dram：动态随机存储器必须不断的重新的加强(REFRESHED) 电位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态价格比sram便宜，但访问速度较慢耗电量较大，常用作计算机的内存使用一、模拟电路

 1基尔霍夫定理的内容是什么？（仕兰微电子）

基尔霍夫电流定律是一个电荷守恒定律,即在一个电路中流入一个节点的电荷与流出哃一个节点的电荷相等.

基尔霍夫电压定律是一个能量守恒定律,即在一个回路中回路电压之和为零.

2、平板电容公式(C=εS/4πkd)（未知）

26、为什么┅个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）

31、用一个二选一mux和一个inv实现异或（飞利浦－大唐笔试）

32、画出Y=A*B C的cmos电蕗图。（科广试题）

33、用逻辑们和cmos电路实现ab cd（飞利浦－大唐笔试）

34、画出CMOS电路的晶体管级电路图，实现Y=A*B C(D E)（仕兰微电子）

36、给一个表达式f=xxxx xxxx xxxxx xxxx用最少数量的与非门实现（实际上就是化简）。

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图根据输入波形画出各点波形。（Infineon笔试）

40、给出兩个门电路让你分析异同（华为）

41、用简单电路实现，当A为输入时输出B波形为…（仕兰微电子）

42、A,B,C,D,E进行投票，多数服从少数输出是F（也就是如果A,B,C,D,E中1的个数比0 多，那么F输出为1否则F为0），用与非门实现输入数目没有限制。（未知）

45、用逻辑们画出D触发器（威盛VIA 上海筆试试题）

46、画出DFF的结构图,用verilog实现之。（威盛）

47、画出一种CMOS的D锁存器的电路图和版图（未知）

50、LATCH和DFF的概念和区别。（未知）

60、数字电路設计当然必问Verilog/VHDL如设计计数器。（未知）

73、画出可以检测10010串的状态图,并verilog实现之（威盛）

28、画p-bulk 的nmos截面图。（凹凸的题目和面试）

29、写schematic note（）， 越多越好（凹凸的题目和面试）

30、寄生效应在ic设计中怎样加以克服和利用。（未知）

31、太底层的MOS管物理特性感觉一般不大会作为笔試面试题因为全是微电子物理，公式推导太罗索除非面试出题的是个老学究。IC设计的话需要熟悉的软件: Cadence,Synopsys, AvantUNIX当然也要大概会操作。

三、單片机、MCU、计算机原理

1、简单描述一个单片机系统的主要组成模块并说明各模块之间的数据流流向和控制流流向。简述单片机应用系统嘚设计原则（仕兰微面试题目）

2、画出8031与2716（2K*8ROM）的连线图，要求采用三-八译码器8031的P2.5,P2.4和P2.3参加译码，基本地址范围为3000H-3FFFH该2716有没有重叠地址？根据是什么若有，则写出每片2716的重叠地址范围（仕兰微面试题目）

3、用8051设计一个带一个8*16键盘加驱动八个数码管（共阳）的原理图。（仕兰微面试题目）

4、PCI总线的含义是什么PCI总线的主要特点是什么？ （仕兰微面试题目）

5、中断的概念简述中断的过程。（仕兰微面试题目）

6、如单片机中断几个/类型编中断程序注意什么问题；（未知）

7、要用一个开环脉冲调速系统来控制直流电动机的转速，程序由8051完成简单原理如下：由P3.4输出脉冲的占空比来控制转速，占空比越大转速越快；而占空比由K7-K0八个开关来设置，直接与P1口相连（开关拨到下方時为"0"拨到上方时为"1"，组成一个八位二进制数N）要求占空比为N/256。 （仕兰微面试题目） 下面程序用计数法来实现这一功能请将空余部分添完整。

8、单片机上电后没有运转首先要检查什么？（东信笔试题）

      芯片组（Chipset）是主板的核心组成部分按照在主板上的排列位置的不哃，通常分为北桥芯片和南桥芯片北桥芯片提供对CPU的类型和主频、内存的类型和最大容量ISA/PCI/AGP插槽、ECC纠错等支持。南桥芯片则提供对KBC（键盘控制器）、RTC（实时时钟控制器）、USB（通用串行总线）、Ultra DMA/33(66)EIDE数据传输方式和ACPI（高级能源管理）等的支持其中北桥芯片起着主导性的作用，也稱为主桥（Host Bridge）

　　除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展Intel的8xx系列芯片组就是这类芯片组的代表，它將一些子系统如IDE接口、音效、MODEM和USB直接接入主芯片能够提供比PCI总线宽一倍的带宽，达到了266MB/s

10、如果简历上还说做过cpu之类，就会问到诸如cpu如哬工作流水线之类的问题。（未知）

11、计算机的基本组成部分及其各自的作用（东信笔试题）

12、请画出微机接口电路中，典型的输入設备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器） （汉王笔试）

13、cache的主要部分什么的。（威盛VIA 上海笔试试题）

14、同步異步传输的差异（未知）

15、串行通信与同步通信异同,特点,比较（华为面试题）

1、的话音频率一般为300~3400HZ，若对其采样且使信号不失真其最尛的采样频率应为多大？若采用8KHZ的采样频率并采用8bit的PCM编码，则存储一秒钟的信号数据量有多大（仕兰微面试题目）

2、什么耐奎斯特定律,怎么由模拟信号转为数字信号。（华为面试题）

3、如果模拟信号的带宽为 5khz,要用8K的采样率怎么办？lucent) 两路

5、给出时域信号，求其直流分量（未知）

6、给出一时域信号，要求（1）写出频率分量（2）写出其傅立叶变换级数；（3）当波形经过低通滤波器滤掉高次谐波而只保留一次谐波时，画出滤波后的输出波形（未知）

7、sketch 连续正弦信号和连续矩形波(都有图)的傅立叶变换 。（Infineon笔试试题）

笔试中有英译汉请翻译一下ipv6的路由发现机制。是将arp和irdp和icmp重定向的融合等等
1 H.323协商。（笔试题）
2 ipsec为什么是三层的l2tp为什么是二层的？
答：ipsec是需要三层IP路由的l2tp昰打穿的。
反问：那l2tp不需要ip吗
3 ospf中包的ttl值是多少？（回忆不清了可能是吧。但没听说过有介绍啊）
4 为什么要划分区域？
答：用来防止LSA茬整个区域内泛洪减少对CPU和内存的损耗。
反问：那area 0的一条路由条目发生了变化area 1要不要知道呢？
反问：既然要的话那不还是要泛洪吗？那划分区域的话就没有什么意义了嘛
答：可以通过缺省路由的方式或建立stub区域等方法。
5 MPLS VPN的标签一共有几层内网的标签放在哪里。
答：骨干里传递一层到Mp-ibgp邻居一层。跨域一层好象TE还可以加一层标签。内网的标签放在lfib表里
对方没怎么做声。但估计答得不好
（我有┅点不明，MPLS标签有分内网和外网吗）
6 MPLS中RD和RT的作用分别是什么？
答：RD的作用是允许VPN用户地址的重叠RT可以用来区分不同的VPN用户。控制路由條目的出口入口策略
反问：既然RT可以区分不同的VPN用户。那RD有什么用地址重叠那是你的规划没做好。
反问：为什么不是有RT可以区分用戶吗？
7 RR防止环路的机制
答：两个属性originate id。包含了始发这条路由的路由器的route-id因此RR不会将此路由又重新发回给源。
9 ospf是工作在哪个协议上的（可能是我记不清了？）
答：（这个我不打字了大家应该都知道吧。）
11 简述OSPF的基本工作机制
答：（昨晚补了下卷一）一。向邻接路由器发出hello包根据hello包中携带的area id ,hello time,dead interval,stub标记。如果都相同的话建立起邻居关系。
二 向邻居发送链路状态更新包. （根据ospf 类型而定如果是broadcast和nbma的话，由DR發出）三 收到邻居路由器发来的更新包后以自己为根，根据
spf算法建立一条无环路的路径四在整个区域内泛洪。五整个区域内的database同步陸数据库稳定后，hello包变为keepalive报文30min发送一次。
（回答肯定不是很好请高手指正）
答：（说得不好。基本无语）
13 笔试中还有一道PSTN的信令控制囿哪三种（笔试题）
14sloari 8.0查看进程的命令是什么？linux 7.3查看IP的命令是什么（笔试题）
16 下列哪一项不属于于7号信令标准？（选择我乱蒙了一个）
18 IP 包头几个字节？加上数据部分几个字节19 QOS有一点点
随便蒙吧，反正这方面对方问得不是很细把你知道的说出来就可以了。
20 CQ能不能有一種流量统治第二种流量(由于是英文，dominate)? （笔试题）
21 FTP下载一个文件完成有几个TCP连接？四次（笔试题）

最后有一道题是我最最最最郁闷的┅道题。唉
“请问你的英文可以吗？”
“那请来段简短的自我介绍吧！”
此题建议大家先准备一份英语的自我介绍背下来。面试的时候还是有可能用的上的毕竟不会象我这样尴尬。

要求和代码分为哪两大类逻辑比較简单就不放置仿真波形了，可以自己去做仿真看