Coud您尝试重新生成输出产品和BD的包裝器（右键单击层次结构窗口中的BD）

生成包装器后，请确保端口在其中

在综合或实施过程中是错误的吗？

如果是在合成期间您可以嘗试将xdc文件设置为仅用于实现。

在综合期间出现警告当我在实现或综合中检查I / O规划窗口时，端口尚未放置在封装引脚上

你能分享一下匼成日志吗？

如果打开合成设计是否仍然可以看到端口？

打开合成设计只需在TCL控制台中运行“get_ports”命令，即可知道工具识别的端口是什麼

如果提供的信息有用，请“接受为解决方案”给予您认为有用并回复导向的帖子。感谢Kudos .------------------------

端口不会出现在综合或实现中

我尝试了它，只有实现勾选了相同的结果

合成日志在哪个目录下？

我使用了get_ports命令就像我想的那样，只列出了DDR和FIX_IO_mio引脚

我的约束文件/ bd中声明的所有端口都没有列出。

Coud您尝试重新生成输出产品和BD的包装器（右键单击层次结构窗口中的BD）

生成包装器后，请确保端口在其中

我重新生成叻输出产品并重新生成了包装器。

顶级包装器是否在verilog中并且zybo文件是否在VHDL中是否重要

如果我只是手动将它们添加到顶部Verilog文件将有效吗？

我想我可能在改变之后将语言设置从Verilog改为VHDL

我将VHDL包装器设置为顶部并执行实现。