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了这篇文章
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同问！！！！求解答啊。。
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& &Support for system level caches and other performance enhancing components isprovided by the use of the cache information signals, ARCACHE and AWCACHE.
These signals provide additional information about how the transaction can be
processed.
The ARCACHE[3:0] or AWCACHE[3:0] signal supports system-level caches by
providing the bufferable, cacheable, and allocate attributes of the transaction:
Bufferable (B) bit, ARCACHE[0] and AWCACHE[0]
When this bit is HIGH, it means that the interconnect or any component
can delay the transaction reaching its final destination for an arbitrary
number of cycles. This is usually only relevant to writes.
Cacheable (C) bit, ARCACHE[1] and AWCACHE[1]
When this bit is HIGH, it means that the transaction at the final
destination does not have to match the characteristics of the original
transaction.
For writes this means that a number of different writes can be merged
For reads this means that a location can be pre-fetched or can be fetched
just once for multiple read transactions.
To determine if a transaction should be cached this bit should be used in
conjunction with the Read Allocate (RA) and Write Allocate (WA) bits.
Read Allocate (RA) bit, ARCACHE[2] and AWCACHE[2]
When the RA bit is HIGH, it means that if the transfer is a read and it
misses in the cache then it should be allocated.
The RA bit must not be HIGH if the C bit is low.
Write Allocate (WA) bit, ARCACHE[3] and AWCACHE[3]
When the WA bit is HIGH, it means that if the transfer is a write and it
misses in the cache then it should be allocated.
The WA bit must not be HIGH if the C bit is low.
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再顶一下！
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顶一个 求大虾回答
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AXCACHE 这个信号是master给interconnection的指示信号包含了两层含义：bufferable和cachable，bufferable通常是针对写操作的response来说的，就是说interconnection是不是能不能对slave送过来的write response打拍处理。而cachable是说interconnection要不要利用cache来提高性能，如何利用cache来提高性能呢？比如说写操作master先后访问同一个slave的同一个地址并且写的数据相同，如果之前interconnection中的cache记录了这个信息那么这次写操作是不是可以不做了呢（因为之前写过同样的数据），对于读操作呢，如果现在要读的地址（当然还有相应的读数据）正好在cache里面，那么这次读操作是不是可以不发送给slave了呢直接从cache里面取数据返回给master就可以了。另外这个端口还有另外两位指的是在cachable这个特性下，如果当前读(或写)的地址在cache里面没有，那这次操作的地址要不要更新到cache里面去。
这个信号是master和interconnection的，跟slave没有太大关系，slave可以不用理会这个信号。
以上解释如有不对的地方，欢迎指正
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AXCACHE 这个信号是master给interconnection的指示信号包含了两层含义：bufferable和cachable，bufferable通 ...
li_qian_nan 发表于
你的解释可以说，完全错误。
UID228679&帖子19&精华0&积分260&资产260 信元&发贴收入175 信元&推广收入0 信元&附件收入0 信元&下载支出1007 信元&阅读权限20&在线时间53 小时&注册时间&最后登录&
一个Master发出一个读写的request，中间要经过很多Buffer，最后才能送到memory。这些Buffer的添加是为了outstanding，timing，performance等。
Buffer有两种类型：一种FIFO结构，仅仅就是保存发送Request给下一级或者返回Response给上一级。还有一种Buffer,在接受了上一级的Request之后立刻给上一级回response，告诉上一级这个操作已经做完了，而实际上这个操作并没有发到下一级Buffer，更没有被送到memory。有的人可能就问，write的时候这样可以，read的时候则无法这么做。其实read一样有bufferable，如果此处buffer的write data channel有此read需要的数据，就可以直接返回，而不用去访问memory，如果没有，则要把Request发到下一级。
总之，所以的访问都要经过这些buffer，是否bufferable在于何时由谁回response，在于是否要把request送到最终的memory。
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