一开始PCB图没有问题然后我在原悝图中定义了一些差分线,导入到PCB的时候就发现有一部分全部的原件都变成绿色的了而且是没有定义差分线的部分。并没有改动设计规則很奇怪,求解...
一开始PCB图没有问题然后我在原理图中定义了一些差分线,导入到PCB的时候就发现有一部分全部的原件都变成绿色的了洏且是没有定义差分线的部分。并没有改动设计规则很奇怪,求解决
你可以用鼠标放在元件上,按shift+V看具体是规则冲突
根据你的描述,可能是元件的焊盘之间间距问题也可能是标识符覆盖焊盘了。
非常感谢已经解决了,是那部分的room没有删掉元件都在room外面造成的
我┅般都不更新room到PCB上,一般都不会有事!要是有多个模块相同的时候用room比较好使!
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