金属-半导体和金属-绝缘体界面处势垒高度的介质理论--《微纳电子技术》1971年11期
金属-半导体和金属-绝缘体界面处势垒高度的介质理论
【摘要】：正 已知金属-半导体和金属-绝缘体界面处势垒高度φB 同金属的功函数φ_M 大致成线性关系式中 S 和φ_O 是半导体和绝缘体的特征常数。斜率 S 随离子性由0.1(共价材料)增到1(离子材料)。
【关键词】：
【正文快照】：
已知金属一半导体和金属一艳椽体界面处势垒高度价B同金属的功画数功二大致成袋性关系: 叻。=S价二+价。(1)式中S和叻。是半导体和艳椽体的特征常数。斜率S随离子性由0.1(共价材料)增到1(离子材料)。本文对金属用捷利姆模型,对半导体和艳椽体用“介质速擅区”模型来靓明固题
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第七章金属和半导体的接触
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金属与半导体之间的接触势垒是"肖特基势垒".它与其他半导体之间的接触一样,形成PN结、空间电荷区（耗尽层）和接触势垒；它与其他半导体之间的接触不一样之处是：它的空间电荷区（耗尽层）在金属的一侧特别薄.接触势垒也叫接触电势差,它阻止接触双方的多子,继续向对方扩散.只有加上正向电压时,这种“扩散”才可以继续进行,产生电流.
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扫描下载二维码　　（Potential Energy Barrier）就是势能比附近的势能都高的空间区域，基本上就是
附近的一小片区域。
　　在众多势垒当中，方势垒是一种理想的势垒。保持ε和V的乘积不变，缩小ε，并趋于0，V将无穷大。方势垒过渡到δ势垒。在微观物理学中，δ势常作为一种理想的短程作用来讨论问题。δ势可以看成方势的一种极限情况。事实上，所有涉及δ势的问题，原则上均可以从方势情况下的解取极限而得以解决。但直接采用δ势来求解，往往要简捷得多。在δ势情况下，粒子波函数的导数是不连续的，尽管粒子流密度仍然是连续的。
肖特基势垒
　　金属-半导体边界上形成的具有整流作用的区域.金属-半导体作为一个整体在热平衡时有同样费米能级.由半导体到金属,电子需要克服势垒;而由金属向半导体,电子受势垒阻挡.在加正向偏置时半导体一侧的势垒下降;相反,在加反向偏置时,半导体一侧势垒增高.使得金属-半导体接触具有整流作用(但不是一切金属-半导体接触均如此.如果对于P型半导体,金属的功函数大于半导体的功函数,对于N型半导体,金属的功函数小于半导体的功函数,以及半导体杂质浓度不小于10^19/立方厘米数量级时会出现欧姆接触,它会因杂质浓度高而发生隧道效应,以致势垒不起整流作用).当半导体均匀掺杂时肖特基势垒的空间电荷层宽度和单边突变P-N结的耗尽层宽度相一致利用金属半导体接触制作的
很早就应用于电工和无线电技术之中，如何解释金属半导体接触时表现出的整流特性，在20世纪30年代吸引了不少物理学家的注意。德国的W.H.肖脱基、英国的N.F.莫脱、苏联的Б.И.达维多夫发展了基本上类似的理论，其核心就是在界面处半导体一侧存在有势垒，后人称为肖脱基势垒,图2示意地说明如何用肖脱基势垒模型解释整流特性,其中
J代表金属中电子越过势垒
ψm热发射到半导体中的电流,
J代表半导体中的电子越过势垒
qV热发射到金属中的电流。图2a表示没有外加电压的平衡情况,
J相抵,总电流为零。图2b表示正向偏压的情况，这时半导体侧势垒高度降低,
J（同时也是总电流）随外加电压指数增长。图2c表示加反向偏压的情况，势垒高度
J随外加电压指数减小,总电流趋向饱和值
势垒贯穿与薛定谔方程
　　电子透过势垒的概率就可以用贯穿系数
　　电子贯穿系数
T随势垒宽度
a的增加而迅速减小，下表给出的是(
E)=5eV时的具体数据。
势垒很宽或能量差很大或粒子质量很大时，贯穿系数
T≈0，隧道效应在实际上已经没有意义，量子概念过渡到经典力学情形。因此，粒子的隧道效应是微观粒子的量子力学行为，宏观粒子是不会发生隧道贯穿效应的。
　　势垒电容　
势垒电容　在积累空间电荷的势垒区，当
外加电压变化时，引起积累在势垒区的空间电荷的变化，即耗尽层的电荷量随外加电压而增多或减少，这种现象与电容器的充、放电过程相同。耗尽层宽窄变化所等效的电容称为
势垒电容。 势垒电容具有非线性，它与结面积、耗尽层宽度、
的介电常数及外加电压有关。
势垒电容是
的两极间的等效电容组成部分之一，另一部分是
。 二极管的电容效应在交流信号作用下才会表现出来。 势垒电容在正偏和反偏时均不能忽略。而反向偏置时，由于少数载流子数目很少，可忽略扩散电容。 —————— 补充说明： 势垒电容是p-n结所具有的一种电容，即是p-n结空间电荷区（势垒区）的电容；由于势垒区中存在较强的电场，其中的载流子基本上都被驱赶出去了——耗尽，则势垒区可近似为耗尽层，故势垒电容往往也称为耗尽层电容。 耗尽层电容相当于极板间距为p-n结耗尽层厚度（W）的平板电容，它与外加电压V有关 (正向电压升高时，W减薄，电容增大；反向电压升高时，W增厚，电容减小)。因为dV ≈ W & d
E = W&(dQ/ε)，所以耗尽层电容为Cj = dQ/dV = ε/W。对于单边突变p+-n结，有Cj = ( qεND / 2Vbi )1/2；对于线性缓变p-n结，有Cj = (q aε2 / 12Vbi)1/3。势垒电容是一种与电压有关的非线性电容，其电容的大小与p-n结面积、半导体介电常数和外加电压有关。当在p-n结正偏时，因有大量的载流子通过势垒区，耗尽层近似不再成立，则通常的计算公式也不再适用；这时一般可近似认为：正偏时的势垒电容等于0偏时的势垒电容的4倍。不过，实际上p-n结在较大正偏时所表现出的电容，主要不是势垒电容，而往往是所谓扩散电容。 值得注意的是，势垒电容是相应于多数载流子电荷变化的一种电容效应，因此势垒电容不管是在低频、还是高频下都将起到很大的作用（与此相反，扩散电容是相应于少数载流子电荷变化的一种电容效应，故在高频下不起作用）。实际上，半导体器件的最高工作频率往往就决定于势垒电容。
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