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当前位置：&>>&&>>&&>>&硬件电路时序计算方法与应用实例
　　1 满足接收端芯片的建立，保持时间的必要性　　在高速数字电路设计中，由于趋肤效应、临近干扰、电流高速变化等因素，设计者不能单纯地从数字电路的角度来审查自己的产品，而要把信号看作不稳定的模拟信号。采用对信号分析，可以发现，信号的高频谱线主要来自于信号的变化沿而不是信号频率。例如一个的信号，虽然时钟周期为1微秒，但是如果其变化沿上升或下降时间为纳秒级，则在上可以观察到频率高达数百兆赫兹的谱线。因此，电路设计者应该更加关注信号的边沿，因为边沿往往也就是信号频谱最高、最容易受到干扰的地方。　　在同步设计中，数据的读取需要基于时钟采样，根据以上分析，为了得到稳定的数据，时钟的采样点应该远离数据的变化沿。　　图1是利用时钟CLK的上升沿采样数据DATA的示例。DATA发生变化后，需要等待至少Setup时间(建立时间)才能被采样，而采样之后，至少Hold时间(保持时间)之内DATA不能发生变化。因此可以看出，器件的建立时间和保持时间的要求，正是为了保证时钟的采样点远离数据的变化沿。如果在芯片的输入端不能满足这些要求，那么芯片内部的逻辑将处于非稳态，功能出现异常。
　　2 时序分析中的关键参数　　为了进行时序分析，需要从datasheet(芯片手册)中提取以下关键参数：　　● Freq：时钟频率，该参数取决于对芯片工作速率的要求。　　● Tcycle：时钟周期，根据时钟频率Freq的倒数求得。Tcycle=1/Freq。　　● Tco：时钟到数据输出的延时。上文提到，输入数据需要采用时钟采样，而输出数据同样也需要参考时钟，不过一般而言，相比时钟，输出的数据需要在芯片内延迟一段时间，这个时间就称为Tco。该参数取决于芯片制造工艺。　　● Tsetup(min)：最小输入建立时间要求。　　● Thold(min)：最小输入保持时间要求。　　除以上五个参数外，时序分析中还需要如下经验参数：　　● Vsig：信号传输速度。信号在电路上传输，传输速度约为6英寸/纳秒。　　时序计算的目标是得到以下两个参数之间的关系：　　● Tflight-data：数据信号在电路板上的走线延时。　　● Tflight-clk：时钟信号在电路板上的走线延时。　　以上参数是进行时序分析的关键参数，对于普通的时序分析已经足够。　　3 源同步系统的时序计算　　源同步系统指数据和时钟是由同一个器件驱动发出的情况，下图是常见的源同步系统拓扑结构：　　该系统的特点是，时钟和数据均由发送端器件发出，在接收端，利用接收到的时钟信号CLK采样输入数据信号DATA。　　源同步系统的时序计算公式为[1]：　　TCO(max) + (Tflight-data - Tflight-clk)MAX + Tsetup(min) & Tcycle (式1)　　TCO(min) + (Tflight-data - T flight-clk)MIN & Thold(min) (式2)　　时序计算的最终目标是获得Tflight-data - T flight-clk的允许区间，再基于该区间，通过Vsig参数，推算出时钟信号和数据信号的走线长度关系。　　4 SPI4.2时序分析　　SPI4.2[2]( Packet
Level4, Phase 2)接口是国际组织OIF制定的针对OC192(10Gbps)速率的接口。目前广泛应用在高速芯片上，作为物理层芯片和链路层芯片之间的接口。SPI4.2的接口定义如下：　　SPI4.2接口信号按照收、发方向分为两组，如图3中，以T开头的发送信号组和以R开头的接收信号组。每组又分为两类，以发送信号组为例，有数据类和状态类，其中数据类包含TDCLK、TDAT[15:0]，TCTL，状态类包含TSCLK，TSTAT[1:0]。
　　其中，状态类信号是单端LVTTL信号，接收端利用TSCLK的上升沿对TSTAT[1:0]采样，方向为从物理层芯片发往链路层芯片;数据类信号是差分LVDS信号，接收端利用TDCLK的上升沿与下降沿对TDAT[15:0]和TCTL采样，即一个时钟周期进行两次采样，方向为从链路层芯片发往物理层芯片。　　本文引用地址：.cn/article/266060.htm　　由于接收信号组与发送信号组的时序分析类似，因此本文仅对发送信号组进行时序分析。　　在本设计中，采用Vitesee公司的VSC9128作为链路层芯片，作为物理层芯片，以下参数分别从这两个芯片的Datasheet中提取出来。　　● 状态类信号的时序分析　　对状态类信号，信号的流向是从物理层芯片发送到链路层芯片。　　第一步，确定信号工作频率，对状态类信号，本设计设定其工作频率和时钟周期为：　　Freq=78.125MHz;　　Tcycle = 1/ Freq = 12.8　　第二步，从发送端，即物理层芯片手册提取以下参数[3]：　　-1ns & Tco & 2.5　　第三步，从接收端，即链路层芯片手册提取建立时间和保持时间的要求[4]：　　Tsetup(min) = 2　　Thold(min) = 0.5　　将以上数据代入式1和式2：　　2.5ns + (Tflight-data - T flight-clk)MAX + 2ns & 12.8ns　　-1ns + (Tflight-data - T flight-clk)MIN & 0.5ns 整理得到：　　1.5ns & (Tflight-data - T flight-clk) & 8.3ns　　基于以上结论，同时考虑到Vsig = 6inch/ns，可以得到如下结论，当数据信号和时钟信号走线长度关系满足以下关系时，状态类信号的时序要求将得到满足：TSTAT信号走线长度比TSCLK长9英寸，但最多不能超过49.8英寸。　　● 数据类信号的时序分析　　对数据类信号，信号的流向是从链路层芯片发送到物理层芯片。　　第一步，确定信号工作频率，对数据类信号，本设计设定其工作频率为：　　Freq=414.72MHz;　　与状态类信号不同的是，数据类信号是双边沿采样，即，一个时钟周期对应两次采样，因此采样周期为时钟周期的一半。采样周期计算方法为：　　Tsample = ?*Tcycle = 1.2　　第二步，从发送端，即链路层芯片手册提取以下参数[4]：　　-0.28ns & Tco & 0.28　　第三步，从接收端，即物理层芯片资料可以提取如下需求[3]：　　Tsetup(min) = 0.17　　Thold(min) = 0.21　　将以上数据代入式1和式2，需特别注意的是，对数据类信号，由于是双边沿采样，应采用Tsample代替式1中的Tcycle：　　0.28ns + (Tflight-data - T flight-clk)MAX + 0.17ns & 1.2ns　　-0.28ns + (Tflight-data - T flight-clk)MIN & 0.21ns　　整理得到：　　0.49ns & (Tflight-data - T flight-clk) & 0.75ns　　基于以上结论，同时考虑到Vsig = 6inch/ns，可以得到如下结论，当数据信号和时钟信号走线长度关系满足以下关系时，数据类信号的时序要求将得到满足：TDAT、TCTL信号走线长度比TDCLK长2.94英寸，但最多不能超过4.5英寸。　　5 结论　　高速电路中的时序设计，虽然看似复杂，然而只要明晰其分析方法，问题可以迎刃而解。　　参考文献：　　[1] 王剑宇. 高速电路设计实践[M]. 工业出版社，　　[2]
Internetworking Forum. Implementation Agreement: OIF-SPI4-02.0[J]. OIF，　　[3] Vitesse. VSC7323 Datasheet[J]. Vitesse,2006： 306~312　　[4] Vitesse. VSC9125 and VSC9128 Datasheet[J]. Vitesse，2
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物联网是一个宽泛的主题，这一点从名称中“物”的巧妙运用就可以看出来。这让对它某一特定方面的写作变得有点棘手。下面我从硬件电源管理的角度来说说它的系统需求。
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IC热门型号说说带宽那点事-电子产品世界论坛
说说带宽那点事
&&&&&&& 带宽这个词是学习电子和通信经常能够看到的词。可是在不同的应用场合有不同的含义。经常听到有人抱怨，我就测一个50MHz的信号，用100MHz的示波器测出来怎么波形变形这么大。其实很多时候不是示波器的问题，这是信号带宽的事。
&&& 说信号带宽就先说说频域吧。频域这词大家也经常听到了。所有的时域信号经过傅立叶变换就可以在频域中表示出来。频域就是一个人为创造出来的实际不存在的域。在这个域里只存在正弦波，没有其它东西。时域中真实存在的信号经过傅立叶分解被分解成不同频率和幅度的正弦波分量，可以在频域中表示出来。正弦波是最干净的信号，每个正弦波在频域中就是一个点。其它实际信号的频谱都是&不干净&的，包含很多的频率分量。那么实际信号在频域里最高的那个频率分量就被称为信号的带宽。
&&& 让我们看看一个理想的100MHz的理想方波带宽是多少。很遗憾通过傅立叶变换，理想方波有n个谐波分量。难道理想方波的带宽是无穷大？如果非要这么说，也没错，不过这对我们的实际工作没有任何指导意义。于是人们通过大量的试验总结发现，信号的绝大部分能量都集中在信号的前几次谐波分量当中。并且总结出信号带宽和上升时间的关系BW＝0.35/RT，BW是信号带宽单位为GHz，RT是上升时间单位为ns。我们来看看一个上升时间是10ns的信号，通过公式计算信号带宽是35MHz，而一个上升时间为1ns的信号，信号带宽就是350MHz。那么第一个信号我们就可以用100MHz的示波器来测量，而第二个信号用同一个示波器测试会有很大的失真。
&&& 这里我们说的是上升时间不是频率。也就是说如果同样是一个50MHz的信号，上升时间不同，信号带宽是不同的。但是实际当中我们更多情况下是不知道上升时间而只知道信号频率的。怎么办？那就近似推导吧。一般ASIC芯片的接口信号，上升时间大约是信号周期的百分之7。根据这个关系，代入上面的公式就可以得到带宽和频率的关系。BW＝5f。f是信号频率。这样，一个50MHz的信号，我们最好能用一个250MHz带宽的示波器来测量，才能得到一个很好的结果。
&&& 总结一下，信号带宽BW＝0.35/RT=5f。就是这样。
*如果你测试的是一个理想的50MHz正弦波，用100MHz带宽的示波器够用么？
关键词：&&&&&&&&&&&&&&&&&&&&
补充一下上升时间，一般说上升时间是指信号上升沿电平从10％－90％的时间，有些文章采用的是20％－80％的时间，一般按照前者计算。
示波器带宽一般是指3dB带宽。也就是频率响应曲线衰减到3dB时候的带宽。是信号功率衰减一半或者说信号幅度衰减到0.7倍的带宽。
所以要想做准确的测量就尽量买好的示波器吧。示波器测量到的信号都不是实际信号的真实样子。有些高端示波器能对示波器探头做补偿，这样能尽量真实的反映出实际信号的波形。
写的还不错
于是人们通过大量的试验总结发现，信号的绝大部分能量都集中在信号的前几次谐波分量当中
这个还是傅利叶变换
另外，是示波器探头对波形做补偿，
基本上所有的成品示波器探头都有这个功能，而且绝大部分都带可调的旋钮，只不过大部分人没有注意过这个细节
嗯。本来早晨写完一篇长一些的，可一点发表，结果提示我登录，写了半天都白写了，晕死。发现打字还真是体力活。这两天逛了逛论坛发现论坛的人气不高，都是这么几个人，要不然就是发一堆资料，要不然就是问些无厘头的问题。真正讨论问题的帖子不多。
建议先写成文本，再发布，缓存不会保留那么长时间，只有5分钟
不光探头会对上升时间有影响，示波器内部模块也会对实测信号的上升时间产生影响。我在低端示波器上倒是没看到过信号补偿这个功能。
一般说示波器探头的产家都会给出3db带宽的指标或者RMS频率的指标，这两个指标在计算上升时间的时候稍有区别， RT＝0.338/BW3dB&& 或者&& RT=0.361/BWRMS&&（高斯响应示波器）
比如一个上升时间是10ns的信号，用一个100MHz的示波器去测量，示波器上接一个500MHz的示波器探头，那么实际显示信号的上升时间会发生多大变化？
计算一下，由示波器影响的上升时间是&&&& RT=0.338/0.1GHz=3.38ns
&&&&&&&&& 由示波器探头影响的上升时间& &RT＝0.338/0.5GHz=0.676ns
那么示波器显示的测试后的信号的上升时间是& RT=（102+3.382+0.6762)0.5=10.58ns
这说明用100MHz示波器可以很好的测试这个信号，引入的干扰是比较小的。
但是如果测试一个上升时间2ns的信号，经过示波器后实际显示的信号上升时间就变成RT＝4ns，信号已经严重失真了
匿名不能发帖！请先 [
Copyright (C) 《电子产品世界》杂志社 版权所有经验法则：如何计算高速信号的带宽?
08:41:00&&&来源:EEWORLD &&
　　总结来说，在发射端，的是2.5倍比特率;在接收端，在有损信道模型下，根据频率，带宽BW为1/2比特率。
　　在时域中，波形有时会非常复杂，本文的目的是总结出一个经验规则，找到简单的方法计算高速信号的带宽。当然，经验法则的价值在于帮助校正我们的直觉，并迅速得到一个粗略的答案，它不可直接用于设计。
　　众所周知，不归零编码是转换效率最高的数据编码方式，编码完成后是的数据流，看起来像一个时钟，。如图1所示的例子。
　　图1 ：具有最高转换率的不归零编码看起来像一个时钟波形。
　　在上面的例子中，每个时钟周期内有两位数据位被编码，数据间隔为半个时钟周期，这意味着在数据传输的比特率是基本时钟频率的一半，我们称此相关的时钟频率是奈奎斯特频率。注意不能将其与奈奎斯特采样速率混淆，因为在这种方式中，每个时钟周期有2个比特，数据比特率高于奈奎斯特频率，Nyquist频率是比特率的一半。
　　如果我们知道时钟信号的时钟频率，带宽就可以基于这样的假设进行估算---假设信号的上升时间是周期的7%，这样带宽就约等于时钟频率的5倍。这也就是咱们前面提到的经验法则前半部分：根据信号上升时间计算信号带宽。具体来说，对于PRBS信号，因为当上升时间是最短的，在发射端，其带宽等于5倍奈奎斯特，也就是5 *
1/2 比特率= 2.5 ×比特率。
　　举个例子，假如比特率是10Gbit/s的，则在发射端的带宽约为25GHz。
　　当然，前面的例子假定上升时间很短，约为7%的时钟信号，或14%的用户界面周期。
　　当然，这是假定上升时间会很短：7%的时钟信号，或14%的UI周期。如果比特率被推到极限，上升时间可以长达25%的UI ，在这种情况下，带宽将小于25GHz，这就是为什么我们需要知道上升时间的原因。如果我们不知道的上升时间，而采用“一锤子” 的计算方法，最终的结果是可能高估了带宽。
　　信号沿信道向下传输，由于频率相关的损失，上升时间将增加，这将减小信号的带宽。在接收端，带宽与发射端不同。在大多数的信道中，衰减尺度与频率大致呈比。如果在奈奎斯特频率有3dB衰减，则3次谐波有9 dB衰减，5次谐波为15db衰减。也即是说，与奈奎斯特第一谐波相比，所有的高次谐波将被呈现明显地衰减。在图2示的眼图中，发射端具有非常高的带宽，但通过有损信道以在奈奎斯特频率（奈奎斯特频率是存续的最高正弦波频率）内的3dB衰减，接收信号看起来几乎像是正弦波。
　　图2 ：接收端PRBS信号的眼图
　　这也是我们前面提到的检验法则的后半部分：在有损信道，时钟的第一个谐波是存续的最高频率分量，并且数据信号的带宽是奈奎斯特频率，BW =
1/2 比特率。例如，在接收端 ，一个10Gbit / s的信号通过有损信道的带宽为约5GHz的。
　　现在，你试试吧：
　　1 ，如果我想在得到一个至少2倍原始信号带宽的信号，基于第二代PCIe的信号波形的最低带宽为多少?
　　2，在接收端 ，USB 3.1信号通过长电缆后，带宽为多少?
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编辑：孟娟
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BOB示波器输入信号上升时间的测量
来源：本站整理
作者：佚名日 11:44
BOB购买了一台标称300MHZ的示波器，探头的标称值是300MHZ，两个指标均为3DB带宽。问：对于上升时间为2NS的信号，这个组合信号的影响如何？
BOB购买了一台标称300MHZ的示波器，探头的标称值是300MHZ，两个指标均为3DB带宽。问：对于上升时间为2NS的信号，这个组合信号的影响如何？
实际上2NS的上升时间，显示在BOB的示波器上变成了2.5NS
例：计算输入信号的上升时间
如果BOB的示波器显示了一个2.2NS的上升沿，你能推算出输入信号的实际上升时间吗？
把上升时间公式（）进行变换，可以得出产生2.2NS示波器显示结果的信号实际上升时间。
上升时间显示为2.2NS的信号，实际其10~90%的上升时间应该是1.6NS。不要对这个计算结果过于认真。这里的计算结果仅当满足如下条件时才是精确的：输入信号波形没有过冲，已知的测量设备10~90%上升时间值也是精确的，并且测量是在完全没有噪声的条件下进行的。得到上升时间的更好方法是使用一个速度更快的探头或者更快的示波器。
在紧要关头，这个技术能够将BOB的示波器的有效性扩大2至3倍。
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