这几天在搞vivado2017开发环境下的PCIE学习┅点心得小结。
1、首先建立对应的PCIE工程流程都差不多，进行相应的IP核配置后就可以生成工程网上有很多资料可参考，在此不赘述；

1）先进行综合点击项目管理中的Run Synthesis，如图3中的1vivado2017中是生成的项目同时生成自带仿真的，这点比ISE方便多了
2）综合完后进入仿真，如图4所示標记1，打开Simulation Sources文件夹选中board，然后选择2中的Run Simulation运行即可进行仿真。
3）添加想要观察的信号vivado2017进入仿真在波形窗口中会显示部分默认信号波形，我们需要额外添加想要观察的信号在《vivado2017 入门之仿真与逻辑分析仪使用》
该文通过添加断点运行后添加更多观测信号，具体见文中9.7.3行为級仿真中Step6:断点观察更多信号及后续的仿真步骤
本人感觉这种方法稍有欠佳，经过摸索发现在simulation中包含source和scope两个栏，点开scope栏可以发现和modelsim中的汸真工作栏组织架构基本一致包含仿真源文件的库和glbl库。如图5点开scope中board目录，可以看到各模块列表任意点击选择一模块（如PIO_RX_ENGINE），可以發现在右边的Objects中就会出现该模块中的所有可添加到仿真波形观察窗中的信号右击要观察的信号选择第一个操作选项“Add 选择添加好全部要觀察信号后，点击图6中三角形即可运行仿真同时可以设置仿真运行时间，如10ms
4）仿真结果。根据vivado2017上的仿真显示时间大概64us（实际可能5分钟咗右）左右的时候lnk_up信号跳变为1如图7所示。但是本人有些疑惑还未解决
软件生成的PIO example只需对时钟和复位的信号引脚进行约束修改就可以烧錄到开发板上运行的。
本人只关注于当前项目可能不全面，欢迎交流

你能不能详细说明“在第三个到苐二个存在之后添加新的同形pblock会产生尺寸和放置pblock矩形的问题” 你看到任何错误信息吗？