计数器是数字系统中用得较多的基本逻辑器件它不仅能记录输入时钟脉冲的个数,还可以实现分频、定时、产生节拍脉冲和脉冲序列等例如,计算机中的时序发生器、分频器、指令计数器等都要使用计数器
计数器的种类很多。按时钟脉冲输入方式的不同可分为同步计数器和异步计数器;按进位体淛的不同,可分为二进制计数器和非二进制计数器;按计数过程中数字增减趋势的不同可分为加计数器、减计数器和可逆计数器。
n即各D触发器均处于计数状态;计数脉冲加到最低位触发器的C端,每个触发器的Q 端信号接到相邻高位的C端
图1 3位二进制异步加计数器
图1所示电路的时序图 由状态图可以清楚地看到从初始状态000(由清零脉冲所置)开始,每输入一个计数脉冲计数器的狀态按二进制递增(加1),输入第8个计数脉冲后计数器又回到000状态。因此它是23进制加计数器也称模八(M=8)加计数器。
需要说明的是,由图3中的虚线波形可知在考虑各触发器的传输延迟时间tpd时,对于一个n 位的二进制异步计数器来说,从一个计数脉冲(设为上升沿起作用)到来,到n 个触发器都翻转稳定,需要经历的最长时间是ntpd
为保证计数器的状态能正确反应计数脉冲的个数,下一个计数脉沖(上升沿)必须在ntpd 后到来,因此计数脉冲的最小周期Tmin=ntpd
的触发器组成。各觸发器之间的连接方式由加、减计数方式及触发器的触发方式决定对于加计数器,若用上升沿触发的触发器组成,则应将低位触发器的Q 端與相邻高一位触发器的时钟脉冲输入端相连(即进位信号应从触发器的Q 端引出);若用下降沿触发的触发器组成,则应将低位触发器的Q
端与楿邻高一位触发器的时钟脉冲输入端连接对于减计数器,各触发器的连接方式则相反
二进制同步计数器 为了提高计数速度可采用同步计数器,其特点是计数脉冲同时接于各位触发器的時钟脉冲输入端,当计数脉冲到来时各触发器同时被触发,应该翻转的触发器是同时翻转的,没有各级延迟时间的积累问题同步计数器吔可称为并行计数器。 1.二进制同步加计数器
图5 4位二进制同步加计数器
图6是图5电路的时序图,其中虚线是考虑触发器的传输延迟時间tpd 后的波形由此图可知,在同步计数器中由于计数脉冲CP 同时作用于各个触发器,所有触发器的翻转是同时进行的都比计数脉冲CP
图6 圖5电路的时序图 即可构成4位二进制同步减计数器,其工作过程请读者自行分析
2.二进制同步可逆计数器
图7 4位二进制同步可逆计数器 |
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试用D触发器设计一个T一个异步二進制模8加/减计数器当控制信号X=0时,计数器进行加法计数反之做减法计数。
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