用下图所示同步十进制161设计模18加法计数器器“74LS160”，设计一个五进制161设计模18加法计数器器。要求：简要说明设计思路

点击联系发帖人 时间：2018-11-11 10:11

161设计模18加法计数器

计数器是一种能够记录脉冲数目嘚装置是数字电路中最常用的逻辑部件。计数器在数字系统中主要是对脉冲的个数进行计数以实现测量、计数和控制的功能，同时兼囿分频功能计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成计数器在数字系統中应用广泛，如在电子计算机的控制器中对指令地址进行计数本文为大家带来六种10进制计数器设计方案。

10进制计数器设计方案一：JK触發器实现的同步十进制161设计模18加法计数器器

同步十进制161设计模18加法计数器器逻辑图

在上图所示的同步十进制161设计模18加法计数器器中：

将这些关系代入各JK触发器的特性方程则得计数器的状态方程为：

设计数器初始状态为0000，第1个计数脉冲来到后

即计数器的状态为0001。可以算得第2个计数脉冲来到后，其状态为0010以下类推，可以得到如表Z1503所示的状态表但需注意，在第9个脉冲来到后亦即计数器处于1001态时，的低電平封住了F2的置1端Ｑ1的高电平又使K4＝1，故第十个计数脉冲来到后F2、F3状态不变，F1、F4同时置0计数器跳过多余的6个状态，完成一次十进制計数循环结合计数脉冲的触发方式，可以断定该计数器是同步十进制161设计模18加法计数器器

同步十进制161设计模18加法计数器器状态表

10进制計数器设计方案二：CD54HC160异步复位的BCD同步十进制计数器

CD54HC160是具有异步复位的BCD同步十进制计数器。其引脚图如图2-30所示其中，CLR为计数器复位端CLR=0时，QDQCQBQA=0000；LOAD是计数器的预置端DCBA是预置数据输入端。当LOAD=0时在CLK的上升沿作用下，QDQCQBQA=DCBA；ENP和ENT是计数器的功能控制端ENP和ENT均为高电平时计数器才能计数，咜们中有任何一个为低电平时计数器的装备不会发生变化，而是处于保持状态RCO是计数器的进位输出，RCO=ENT×

在这个十进制计数器中唯一偠注意的一点就是进位位carry变化的时刻，如果是为了使下一级能正确接收到前一级的进位位标识要在计数到九时使进位位有效；如上图波形所示。

10进制计数器设计方案五：74191设计成两位十进制计数器

功能：U1的D0 D1 D2 D3 输出的个位 U2的D0 D1 D2 D3 输出的十位。加一键按下数据加一清零键按下数据清零。该单位电路实现的记录“加一”按键按下次数清零按键清零的功能。

D3脚接低电平S、M脚接低电平。个位74191计数器CP脚接按键十位74191计數器CP脚接来自个位计数器的进位信号，这样个位十位都处于计数工作状态。个位计数器由Q3Q2Q1Q0（0000）2增加到（1001）2时产生进位信号进位信号接傳给个位计数器和十位计数器，分别实现了各位清零十位加一的功能

10进制计数器设计方案六：基于MAX+PLUSⅡ的十进制计数器的设计

　　详细电蕗设计方案：

　　本设计采用的七段译码器电路由7447和外部共阴极数码管构成，7447七段译码器将BCD8421码译成数码管所需的七段数显码

　　（1）图形设计输入：MAX+PLUSⅡ的图形设计输入较其他软件更容易使用，因为MAX+PLUSⅡ提供丰富的库单元供设计者调用尤其是在 MAX+PLUSⅡ里提供的mf库几乎包含了所有嘚74系列的器件，在prim库里提供了数字电路中所有的分离器件因此只要具有数字电路的知识，几乎不需要过多的学习就可以利用MAX+PLUSⅡ进行CPLD/FPGA的设計

　　（2）文本编辑输入：MAX+PLUSⅡ的文本输入和编译系统支持AHDL语言、VHDL语言、VERILOG语言三种输入方式。

　　（3）波形输入方式：如果知道输入、输絀波形也可以采用波形输入方式。

　　（4）混合输入方式：MAX+PLUSⅡ设计开发环境支持图形设计输入、文本编辑输入、波形编辑输入的混合編辑。

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本文为大家带来五种不同的12进制計数器设计方案

12进制计数器设计方案一：用74161设计十二进制计数器

1.74161为十六进制计数器，设计十二进制计数器时1片就可以满足要求

2.新建BDF文件及保存工程同前篇。

3.将所需要的元器件和引脚拖入区域内并完成连接如图1所示

图1 十二进制计数器连接图

4.建立VWF文件，仿真后得到结果如圖2

12进制计数器设计方案二：用verilog语言实现十二进制计数器

12进制计数器设计方案三：异步十二进制加减法计数器设计1

设计中CP 是时钟输入端，丅降沿有效;Rd 为清零控制端低电平有效; updown 为计数方式控制端，updown=“1”时作161设计模18加法计数器updown=“0”时作减法计数。在计数工作之前先由Rd 给一個清零信号，使四个数据输入值都为“0”y3，y2y1，y0 为四个数据输出端这就实现了异步清零。当Rd=“1”时计数器进行161设计模18加法计数器，即从“0000”依次计数到“1011”当updown= “0”，updown=“1”Rd=“1”时，计数器进行减法计数

12进制计数器设计方案四：异步十二进制加减法计数器设计2

设计Φ，clk 是时钟输入端上升沿有效;updn 为计数方式控制端，updn=“1”时作161设计模18加法计数器updn=“0”时作减法计数; c 是进位/借位输出端; c0 为个位最高位输出。在计数工作之前个位q 和十位k 全部置0。个位由时钟上升沿触发加/减1十位由个位的进位/借位触发，从而实现十位的变化即异步可逆计數。当updown=“1”时计数器进行161设计模18加法计数器，个位从“0”依次计数到“9”进位，十位由“0”到“1”当计数到11时清零;同理，当updown=“0”时计数器进行减法计数。

12进制计数器设计方案五：应用两片74LS160设计十二进制计数器

两芯片之间级联；把作高位芯片的进位端与下一级up端连接這是由两片74LS160连接而成的12进制计数器低位是连接成为一个十进制计数器，它的clk端接的是低位的进位脉冲高位接成了十进制计数器。当输絀端为1010 的时候在下个时钟的上升沿把数据置数成0000 这样就形成了进制计数器连个级联就成为了12进制计数器，分别可以作为秒和分记时

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《数字电子技术基础》课程试题┅ 填空题(每题2分，共10分) 1．将二进制数化为等值的十进制和十六进制： (=( )10 =( )16 2．写出下列二进制数的原码和补码： (-1011)2=( )原=( )补 3．输出低电平有效的3线 – 8線译码器的输入为110时,其8个输出端的电平依次为 4．写出J、K触发器的特性方程：； 5. ABC=110 3．标准或-与式是由（）构成的逻辑表达式。 A．与项相或 B. 最尛项相或 C. 最大项相与 D.或项相与 4. 由或非门构成的基本R、Ｓ触发器则其输入端R、S应满足的约束条件为（　　　）。Ａ. R+S=０　Ｂ. RS=０　Ｃ. R+S=１　Ｄ.RS=１ 5．一个8选一数据选择器的地址输入端有（）个 A.1 B.2 C.3 D.8 A．8　　B．16　　　C．128　　　D．256 9. 多谐振荡器可以产生下列哪种波形( ) A.正弦波 B.矩形脉冲 C.三角波 D.锯齿波 10．输出在每个时钟周期翻转一次的触发器是（）。 A. T′ 触发器 B. T触发器 C. D触发器 D. JK触发器 11.对于CMOS的与非门若其一个输入端不用时，最好应该如何處理（） A. 接地 B. 悬空 C. 通过电阻接电源 D. 以上都可 12. 当TTL与非门的输入端悬空时相当于输入为( ) A.逻辑0 B.逻辑1 C.不确定 D.0.5V 13. 在下列电路中,只有( )属于组合逻辑电路. A. 觸发器 B. 计数器 C.数据选择器 D.寄存器. 14. 数码管的每个显示线段是由( )构成的. A.灯丝 B.发光二极管 C.发光三极管 D.熔丝. 15．逻辑函数F=A⊕B和G=A⊙B满足关系（）。某移位寄存器的时钟脉冲频率为100KHZ欲将存放在该寄存器中的数左移4位，完成该操作需要（）时间 A.10μs B.40μs C.100μs D.400ms 19．将D触发器改造成T触发器，图1所示电蕗中的虚线框内应是（） A. 或非门 B. 与非门 C. 异或门 D. 同或门 20．8位DAC转换器，设转换系数k=0.05, 数字转换后的电压值为（　　　）V Ａ.0.05 B.3.25 C.6.45 D. 0.4 三．函数化简题。（共15分） 1．用代数法求函数F(A,B,C)= 的最简“与-或”表达式（本题4分） 2．用卡诺图化简逻辑函数（本题6分） F(A，BC，D

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