在quartus 2 11.0 sp2中编译会遇见这样的问题：_百度知道
在quartus 2 11.0 sp2中编译会遇见这样的问题：
t open encrypted VHDL or Verilog HDL file &C:/Users/Administrator/Desktop/hello_world/cpu.v&quotError (10003): Can&#39
我有更好的答案
就是你的软件破解不成功，#license文件存放的路径名称不能包含汉字和空格，空格可以用下划线代替。#把license.dat里的*************用网卡号替换(在Quartus II的Tools菜单下选择License Setup，下面就有NIC ID)。英文要大写
采纳率：26%
license文件不对，破解的问题！
为您推荐：
其他类似问题
quartus的相关知识
换一换
回答问题，赢新手礼包
个人、企业类
违法有害信息,请在下方选择后提交
色情、暴力
我们会通过消息、邮箱等方式尽快将举报结果通知您。quartus2相关帖子
请问一下，我要做个计数器来读取我的quartus2软件rom的数据，该建十进制还是十六进制，我的rom存储的数据都是十六进制的
\0\0\0eeworldpostqq 要做个计数器来读取quartus2软件rom的数据，该建十进制还是十六进制 都是二进制数据，这个无所谓...
中替代xxxxxxx的时候必须用第一个物理地址。否则不能激活，但是奇怪的是我之前quartus 9.1的时候是把所有的物理地址都拷贝到license中的，而且能够正常使用。 我来水一贴。。。quartus2 11.0 破解这么坑 想不到。。。。
的CPLD下载吗？ 7000系列太老了，是不是需要比较低级版本才能搞定啊！
正好碰到一个老芯片，试了几个版本都不支持。
Device中可以选定，但是编译提示：得不到授权。
官网上说：
Quartus2 不支持 MAX7000--------怎么办MAX+PLUS® II来支持
支持 MAX 7000AE，MAX 7000B，MAX 7000S...
用verilog写的代码在quartus2中运行\'timescale 1ns/1ns总是报syntax error at EEPROM...,想了好久也不明白哪里有问题。 运行代码报语法错误 你代码在哪儿？
没有代码我们难道可以看出了吗？那就太神了...
求、跪求quartus2中DDS的IP核,毕业设计做DDC，程序中DDS需要例化，需要IP核。 quartus2
configuration Debug for project hello_world_22 ****
make -s all includes
Creating generated_app.mk...
& && &4 [main] ? (4872) f:\\quartus2\\quartus\\bin\\cygwin\\bin\\perl.exe...
【设计工具】基于Quartus2的Verilog实例详解 顶顶顶顶顶顶顶！...
我在quartus2 软件中调用了一个库文件里面的rom，然后自己写了一个“.mif”.文件用来初始化这个rom。但是在拿出其中的数据时发生错误。如附件中图所见。
从rom地址位00开始取得数据我设置的是E0，但是取出来的数却是00，与我的设置的不符。
求解，谢谢
& 关于rom输出的问题 module RAM(q,clock,address,clken);
input [11...
),.wrclock(wr),.wraddress(addr));rom rom1(.q(data2),.address(addr),.clock(rd),.clken(rom_sel));
ram和rom都是quartus2中用库建立的，上面的ram_sel和rom_se信号是前面地址选通器产生的一个使能信号，当地址小于3FFF（地址13位）时选择rom，data2为总线。
不知道这样写大家能不能看懂。希望...
没有生成仿真网络表
有一个 要ggenerate什么的 那个步骤 版主真热心
这是啥东西？
功能仿真要生成一个功能网表，才能仿真。这是quartus2的功能仿真过程...
不知怎样才能快速入门，大家有这方面比较好的资料吗 学习Quartus2 可以通过右上角的搜索按钮搜索一下
刚搜到了一个 不知道对你有没有帮助：http://bbs.eeworld.com.cn/viewthread.php?tid=87538 回复 楼主 CRRBravery 的帖子 哈哈，我也发现了一个，感觉对于像我这样的新手应该挺不错的，呵呵，共享下 入门资料...
毕设的时候遇到问题，单独仿真一块FFT IP核，就想验证一下它的功能，问题是，仿真时候它的怎么让它的输入端口为16个数字信号呢，哪些端口需要有输入呢？ 新手求助，仿真时候输入端口怎么输入离散数据。 你这是例化的IP核么？如果在quartus2里边，可以编写VWF波形文件，输入类型里边可以输入随机数。如果用modelsim情况类似。至于哪些端口需要输入可以看该IP核的帮助文档，软件自带...
ByteblasterMV and ByteblasterII to programme&MAX3000.&sky_hook问：对于初学者来说是不是可以直接学习Quartus2而不用学习MP2，另外Q2支持哪几种语言&Jing Kuo答复：Yes. We recommend engineers to switch to QuartusII for all&their...
的QUARTUS2...
我有《虚拟电子实验室10.0》(NI.Multisim 10.0)V10.0汉化破解版[压缩包]，photoshopcs5，Altium Designer，quartus2，Adobe Flash CS4，Flash8-chs，Proteus 7.5，KeilC51V9.00由于太大无法上传需要的话给我发邮件说明要哪个软件&
【免费赠送】软件大全 看谁...
quartus2的9.1sp2版本能和modulesim-altera的6.5e版本搭配使用吗？ 使用quartus的一个小问题 啊~~
刚装完这两！...
支持一下。
希望夏老多传授一些学习的方法和思维的方法
给力啊 夏老师亲临 最近，我刚下载quartus 9.0和买了硬件！大学里入过门，现在想重新学习一下，以前学过VHDL语言，我想先温习一下，再学软件quartus! 夏老师好！ 顶!大名鼎鼎的夏老师啊!!终于见到真人了,呵呵
好啊，支持下！
我建议可以送老师的签名书一本~！
原帖由 yshui35...
CPLD的程序刚写好，想把POF文件一次性批量烧写多个CPLD中去，以提高工作效率。但是，不知道这样是否可行。 Quartus2是否支持JTAG的批量烧写？？ 这样是可以的，可以用单片机控制CPLD程序的加载，可以一次批量烧写多个CPLD程序的！！！！！！！！！！
能不能再详细一点啊？ 回复 沙发 eeleader 的帖子...
给大家介绍一个好东西~ Quartus2的FPGACPLD设计 顶，下来看看！
刚才下来看了，结果你的PDF资料打不开，请验证后上传，确保资料准确无误！！！！！！！！！！！...
有什么办法可以使Modelsim不用每次都对altera库进行编译以节省时间？那些所需要的库我自己也编译了一次并把加到modelsim.ini里面了，但Quartus2调用modelsim联合仿真时总会重新compile一次，浪费很多时间！如图示，cyclone是我原来编译好的库，cycloneii_ver是Q2调用modelsim生成的
Quartus2 每次调用Modelsim都对...
你可能感兴趣的标签
热门资源推荐新手求教，quartus 时序仿真cnt_rst出现毛刺，代码如下_百度知道
新手求教，quartus 时序仿真cnt_rst出现毛刺，代码如下
use ieee.std_logic_1164.entity control isport (clk: in std_
--闸门信号作为时钟信号输入cnt_rst: out std_
--计数清零信号cnt_en: out std_
--计数使能信号latch_clk: out std_logic); --锁存时钟信号...
我有更好的答案
形成“毛刺”。你仔细看一下后面一个进程里的clk,div2clk两个信号的波形典型的冒险现象：在组合电路中，应该是因为这两个信号的变化有先有后，由于输入变量不在同一时间改变，会有设计外的信号产生
因为刚接触不是太清楚你说的解决方法，能麻烦具体就这段程序解释下吗？谢谢了~
我用的verilog，只能提供思想，关于冒险竞争的解决方法网上很多。你上面的程序里有两个process，第一个是在时钟边沿触发，一般这样的代码会被综合成时序电路（带触发器），第二个process 就是组合逻辑了。一般要避免冒险都建议采用时序电路。加触发器就是在时钟的边沿将目标信号赋值给另一信号，因为是在时钟边沿采样，毛刺会被忽略。你这个想用时序逻辑完成可能有些麻烦，如果初学的话可以先不用管时序的问题，首先弄明白前面说的诸如触发器之类的概念，明白自己写的代码会被综合成什么样的电路。
为您推荐：
其他类似问题
毛刺的相关知识
换一换
回答问题，赢新手礼包
个人、企业类
违法有害信息,请在下方选择后提交
色情、暴力
我们会通过消息、邮箱等方式尽快将举报结果通知您。quartus仿真时如何输入一个脉冲_百度知道
quartus仿真时如何输入一个脉冲
要让load成为一个单脉冲，我自己只能做出下面这种占空比为1%的时钟信号求助阿，答得好加分quartus仿真时如何输入一个脉冲如图
我有更好的答案
LDN、A、BCLK为输入引脚、最后一个状态是1001，cout为输出引脚、C
采纳率：1%
这个都可以自己调好的，你可以选择输入单脉冲啊
为您推荐：
换一换
回答问题，赢新手礼包
个人、企业类
违法有害信息,请在下方选择后提交
色情、暴力
我们会通过消息、邮箱等方式尽快将举报结果通知您。FFT的IP核仿真问题_EEWorld电子工程世界搜索中心
搜索范围：
一周以内&&&&
搜索到约29项结果
altera& &fft&&ip核&&仿真 sink_ready 一直为低，不能往ip核里送数据，是什么问题导致的
sink_ready 为低 就这样描述问题，谁知道是什么问题呢？
fft IP核破解了么？
[quote][size=2][url=forum.php?mod=redirect&goto=findpost&pid...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
http://bbs.eeworld.com.cn/thread--1.html
【FPGA代码 ...
我上午就在看您写的这几篇文章，但是我不想使用IP核，因为我听别人说使用IP核的话 ，可能无法下载到板子里
为什么不能下载 还有这么奇怪的问题
chenzhufly 发表于
为什么不能下载 还有这么奇怪的问题
有人说因为License有...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
仿真 好久没有用FPGA了，记得以前IPCore需要授权，难道现在的IPCore能直接用了？
楼主，求教啊，为啥我设计好ip核之后生成的时候一直卡住
再生成一次吧
我也遇到同样的问题
不知道什么原因
非常仔细，谢谢！
用matlab自带的fft函数进行Y1 = fft( y2(1:256),N )和ip核自带的[Y,exp_out] = fft256_model(y2...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
C2X和C5X系列：C20，C25，C50
每个系列的DSP都有其主要应用领域.
在我印象里TI的DSP可谓独树一帜，一家独大，几年前的数字处理器更是处于垄断地位，随着今年来FPGA大规模应用，IP核的独特设计逐渐由取代DSP的趋势，不过今年来DSP也有所创新，比如推出的双核芯片ARM+DSP在工业控制方面很受欢迎，简化了硬件设计。
最近用过的TI芯片F28M35集成了一个ARM...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
（FFT）等复杂计算算法采用新技术后性能提升了一倍之多。
推荐学习资料：
本书可作为DSP开发应用的初、中级读者学习TMS320F28335的教材，也可为其他层次的DSP开发应用人员提供参考。
DSP+ARM核,工业控制超爽哈,
ARM核为ARM9内核-456MHz
DSP核 C647x
这货是TI新出的玩意,我有一个同事在玩,我还没玩过,听他说非常不错...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
的频率分量，并精确得到每个频率分量的幅度，相位信息我们不关注。对了，fft我们没有能力自行设计代码，所以啦，只能使用Altera的IP核。
在例化FFT使用之前，先简单描述下我们的系统。信号源来自光电探测器，为了提取出微弱的信号，信号在光域进行了声光调制，所以最终电信号在频率分析可以获得最大的动态范围。信号调制的频率应该KHz级别，所以我们的ADC采样速率不是很高，20MHz左右即可。只是...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
进行代码的编写，将使系统不稳定，还记得大学的时候用单片机写时序驱动，隐患很多，因为这次采用的是vivado平台，网上以及身边资料很少，因为赶任务，在对vivado的IP核的一些参数不熟悉的情况下直接使用，导致了一些问题，modelsim的仿真分析非常重要，但看vivado的IP使用手册比之更重要，因为手册上会对IP有个详细的说明。在使用AD芯片的时候，需要使用它的官方软件配置其寄存器，每一种模式下...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
刚开始用12.1的，fft的ip核生成modelsim仿真文件（.vo文件）失败，这个错误弹窗没有详细的，不知道什么问题，有没有遇到过的呢？求解释。 quartus 12.1版本的软件怎么生成不了仿真文件呢？ 32个错误64个警告，找找吧
白丁 发表于
32个错误64个警告，找找吧找不到错误和警告的内容的，点确定就关闭了，就只有退出IP核生成了。
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
磁滞回线是由用于实现 FRAM 的锆钛酸铅陶瓷晶体 (PZT) 中的锆 (Zr) 和氧 (O) 原子形成的电偶极子所产生的。
原来是这么回事啊，呵呵
我之前用过MSP430F3338之类的，以及MSP430g2553LaunchPad,但是代码容量太小了，导致做一个语音模块的时候，语音识别不出来，然后就把代码移植到MSP430f6638后，问题就解决了，刚才刚看到FRAM新型的430，代码区...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
Flash配置模式 58
5.5.4 从串配置模式 62
5.5.5 JTAG配置模式 63
5.5.6 System ACE配置方案 64
5.6 大规模设计的调试经验 68
5.6.1 ChipScope Pro组件应用实例 68
5.7 FPGA设计的IP和算法应用 74
5.7.1 IP核综述 74
5.7.2 FFT IP核应用示例 75
5.8 赛灵思 FPGA的专用HDL...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
我建的工程包括一个DDC和一个FFT控制模块和FFT ip核，前面DDC功能都能仿真成功，但是FFT部分却出问题了，FFT不是无输出，就是输出一直有，而不是我规定的点数，但是我单独建一个FFT ip核的工程仿真，使用的是DDC输出的数据作为FFT的输入，仿真却是正确的，FFT部分的程序是和之前工程一样的，找不到问题在哪，不知道有没有人遇到过这样的问题呢？ altera FFT ip核仿真问题...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
本人用FPGA实现频谱仪，用片上FFP IP核完成频谱分析，对产生的实部虚部求平方和、取对数后生成频谱，但频谱中看不到底噪，只有两根峰值和一些毛刺，请问这是IP 核的精度问题吗？该如何解决？ 求助：Altera FFT IP核在FPGA板上的使用 可能是输出动态范围的问题。启用块浮点了吗？如果每层变换都右移移位，输出就只能保留幅度较大的谱线，小信号都移没了。
楼主 实用 FFT IP核 下...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
FFT的IP核modelsim仿真出现这个错误，Instantiation of \'auk_dspip_r22sdf_top_fft_91\' failed. The design unit was not found.以前FFT核跑通过没出现这个错误，后面改了下就出问题了，琢磨好久了，求指教。 altera 的FFT核modelsim仿真错误 quartus 里编译没有错误的...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
最近做一个FFT仿真的，纠结了好久了，仿真就是不对，第一帧数据结束之后会出现一个source_eop拉高，导致source_error为10，以后的一帧数据进去之后sink_ready不拉低，也出现了source_eop，导致了两帧数据才会出一帧的FFT数据，求大神指教。 FFT的IP核仿真问题 是不是逆位序时间没算
还没用FPGA做过FFT ,求共享工程
可能是你的核没配置正确，发个截图...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
最近在做音频信号分析仪，用了fft IP核& 可是总是不能得到结果。
下面我用做控制fft核的状态机，仿真波形也在。source_valid 无论如何也不拉高。、、 用过QUARTUS FFT IPcore 的大神神帮帮忙吧 仔细看你程序，肯定是你程序控制问题，拉不高。就两种问题，1， 不满足拉高的条件；2： 一直被拉低了
q亲，，我最近也在做频谱分析，，亲，能共享一下...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
(we),& & .data(data), // Bus [27 : 0]&& & .cosine(cosine), // Bus [5 : 0]&& & .sine(sine)); // Bus [5 : 0]&endmodule& 关于ISE调用IP核的问题 dds生成结果没起作用。
你好 我...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
),fwd_inv(fwd_inv),
综合后说找不到FFT核的源文件，是怎么回事？请教 FFT仿真 你好& &能否加个QQ & &我最近在用FPGA实现FFT 有些问题想请教一下&&谢谢
想找Verilog的FFT实现
fft要IP核吧
[quote][size=2][url=forum.php...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
ISE简要介绍4.1.2 ISE功能简介4.1.3 ISE软件的安装4.1.4 ISE软件的基本操作4.2 基于ISE的代码输入4.2.1 新建工程4.2.2 代码输入4.2.3 代码模板的使用4.2.4 Xilinx IP Core的使用4.3 基于ISE的开发流程4.3.1 基于Xilinx XST的综合4.3.2 基于ISE的仿真4.3.3 基于ISE的实现4.3.4 基于ISE的芯片编程...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
本人做项目中需要调用 Altera FFT IP 核& 是没授权的那种，有提示限时一小时。为什么我每次仿真的时候功能仿真没问题，时序仿真就是错的呢？ 求助用过Altera FFT IP 核的大牛们，help~~~~~~~~~ FFT 应该不需要调用ALTER 的FFT IP核，直接用VHDL自己搭个积木就可以了。
我要做的是4096点的&&我就先用64点的试验下...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
毕设的时候遇到问题，单独仿真一块FFT IP核，就想验证一下它的功能，问题是，仿真时候它的怎么让它的输入端口为16个数字信号呢，哪些端口需要有输入呢？ 新手求助，仿真时候输入端口怎么输入离散数据。 你这是例化的IP核么？如果在quartus2里边，可以编写VWF波形文件，输入类型里边可以输入随机数。如果用modelsim情况类似。至于哪些端口需要输入可以看该IP核的帮助文档，软件自带有，同时也...
http://bbs.eeworld.com.cn/thread--1.html 发布时间:
相关结果约29个}