怎么才能用SignalTAP II正确地观察wirex和reg

点击联系发帖人 时间：2017-09-15 04:49

soundwire

SignalTap II对FPGA的引脚和内部的连线信号进行捕获后将数据存储在一定的RAM块中。因此需要用于捕获的采样时钟信号和保存被测信号的一定点数的RAM块。

a.设置采样时钟采样时钟决定叻显示信号波形的分辨率，它的频率要大于被测信号的最高频率否则无法正确反映被测信号波形的变化。SignalTap II在时钟上升沿将被测信号存储箌缓存

节点，添加要观察的信号逻辑分析器不可测试的信号包括：逻辑单元的进位信号、PLL的时钟输出、JTAG引脚信号、LVDS（低压差分）信号。

mode包括循环采样存储、连续存储两种模式循环采样存储也就是分段存储，将整个缓存分成多个片段(segment)每当触发条件满足时就捕获一段数據。该功能可以去掉无关的数据使采样缓存的使用更加灵活。

f.触发条件可以设定复杂的触发条件用来捕获相应的数据，以协助调试设計当触发条件满足时，在signalTap时钟的上升沿采样被测信号

II可将数据通过多余的I/O引脚输出，以供外设的逻辑分析器使用；或输出为csv、tbl、vcd、vwf文件格式以供第三方仿真工具使用

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II时会发现有些reg与wirex可以观察，有些又无法观察本文整理出完整的reg与wirex观察方法。

这是个很简单的计数器我故意让cnt不做output，而想用SignalTap

这证明了一件事情Quartus II在合成时，发现cnt并没囿需要output而自动最佳化不合成cnt，导致SignalTap II无法观察reg不过有时为了debug方便，我们就是想观察这种reg有办法让Quartus II暂时不要启动最佳化吗?

不过有时为了debug方便，我们就是想观察这种wirex有办法让Quartus II暂时不要启动最佳化吗?

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