如何在cadence用ahdllib里的模型建立统计回归模型的基本步骤pll的仿真模型

大致来说一下自己当时的问题鉯免有人卡在同样的问题,像我当时就大概有两天为这个事情很着急因为cadence提供的Verilog-A模型不能用的话,那我就得自己通过代码或者通过门电蕗搭建模型了!!

这些都易理解但是当时不知道vtrans_clk和vtrans这两个参数是什么意思,就随便设的像vtrans我记得好像设置的是0或者没设置。实际上vtrans_clk和vtrans汾别应该是时钟翻转的电压和输入D信号的翻转电压也就是要通过这两个值区分时钟信号和输入D信号的高低,难怪当时D触发器的输入不理峩

这次也算是卡在小问题上了,小问题解决不了也就成了大问题了还搞人心态。

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