Altera Quartus II软件v14.1支持业界第一款具有硬核浮点DSP模块的FPGA实现TFLOP性能
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Altera Quartus II软件v14.1支持业界第一款具有硬核浮点DSP模块的FPGA实现TFLOP性能
　　公司今天发布其软件v14.1，扩展支持Arria 10 和SoC&&业界唯一具有硬核浮点DSP模块的器件，也是业界唯一集成了ARM处理器的20 nm SoC 。最新的软件版本可立即支持集成在Arria 10 FPGA和SoC中的硬核浮点DSP模块。用户现在可以选择三种独特的DSP设计输入流程，DSP性能达到业界领先的1.5 TFLOPS。软件还包括多项优化，加速Arria 10 FPGA和SoC设计时间，提高了设计人员的效能。本文引用地址：
　　Arria 10 FPGA和SoC中集成了IEEE 754兼容浮点DSP模块，前所未有的提高了浮点DSP性能、设计人员的效能以及逻辑利用率。软件v14.1提供了高级工具流程，为硬核浮点DSP模块提供多种设计输入选项，支持用户迅速设计并实现解决方案，满足各种需要大量计算的应用需求，例如，高性能计算(HPC)、雷达、科学和医疗成像等应用领域。这些设计流程包括为软件编程人员提供的OpenCL，为基于模型的设计人员提供的DSP Builder，以及为传统FPGA设计人员提供的硬件描述语言(HDL)流程。与软核实现不同，硬核浮点DSP模块不会占用宝贵的逻辑资源来实现浮点操作。
　　软件v14.1的其他特性包括：
　　增强设计空间管理器II(DSE II)工具加速了时序收敛，为用户提供实时状态和报告数据。数据可以用于和计算群同时产生的多次编译进行逐项对比。
　　优化的集中式IP分类和改进后的图形用户界面(GUI)有助于在一个位置进行存储，很容易找到所有定制IP。
　　此外，新的非易失MAX 10 FPGA在小外形封装、低成本和瞬时接通可编程逻辑器件封装中包含了双配置闪存、模拟和嵌入式处理功能。
　　增强JNEye串行链路分析工具进一步简化了电路板级设计和规划。JNEye工具结合Arria 10硅片模型，能够仿真Arria 10设计中的传输线模型，估算插入损耗和交叉串扰参数。
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标题：Altera在FPGA中提供硬核浮点DSP，意义何在？
近日，Altera近日宣布在FPGA浮点DSP性能方面实现了变革，正在发售的Arria 10 FPGA在业界率先符合IEEE 754的硬核浮点DSP模块。未来，该硬核浮点技术也将集成在14 nm Stratix 10 FPGA和SoC中。
首席DSP产品规划经理Michael Parker在视频采访中表示，“这使Altera FPGA和SoC的性能和功耗效率比在更多的应用上优于微处理器和GPU。”可以满足大计算量应用需求，例如高性能计算 (HPC)、雷达、科学和医疗成像等。
&&&&&&&&&&&&&&&& DSP模块只占1/10 FPGA，性能相当于最优的DSP芯片
据悉，DSP模块只占FPGA的1/10左右。但是区区1/10的作用很大，Arria 10器件可实现1.5 TeraFLOP (每秒浮点运算次数)的DSP性能，“相当于性能最优的TI DSP”；而在未来的14nm Stratix 10器件中，DSP性能则高达10 TeraFLOP。
&&&&&&&&&&&&&&&&& 硬核浮点好在哪儿？
首先是性能提升。过去需要定点DSP模块和逻辑单元完成计算，之间需要大量布局，而Altera V系列主频只有200~250MHz。新的Arria 10的主频为400~450MHz，而且只需一个浮点DSP模块即可搞定。
其次，硬核浮点的资源效率高。含在Arria 10和Stratix 10器件中的硬核单精度浮点DSP模块基于Altera创新的精度可调DSP体系结构。传统的方法使用定点乘法器和FPGA逻辑来实现浮点功能，而Altera的硬核浮点DSP与此不同，几乎不使用现有FPGA浮点计算所需要的逻辑资源（下图），因此，占1/10面积的DSP模块就可以把计算搞定。这不仅节约了资源，还降低了功耗。
最后，开发时间也得到了简化。以前的DSP应用要经过建立设计（浮点），再人工转换成定点，在FPGA中实现定点，最后验证是否正确。而在Cyclone V等V系列中，Altera的工具采用了时序收敛等技术，使设计时间大大缩短。这一次，设计人员可以将其DSP设计直接转译成浮点硬件，而不是转换为定点。结果，大幅度缩短了时序收敛和验证时间。Altera还提供多种工具流程，帮助硬件设计人员、基于模型的设计人员以及软件编程人员在器件中轻松实现高性能浮点DSP模块。
Arria 10 DSP创新是在精度可调DSP模块现有模式(标准精度定点模式和高精度定点模式)中增加了浮点模式。通过DSP Builder和OpenCL工具，过去DSP工程师习惯了软核方案，现在可以向硬核方案无缝移植，并且完全后向兼容。&
&&&&&&&&&&&&&&& “FPGA的每瓦性能最高”
FPGA具有精细粒度的密集流水线体系结构，因此非常适合用作高性能计算加速器。“在大计算量应用中，与DSP、CPU和GPU相比，FPGA的每瓦性能是最高的。”Altera公司软件和DSP产品市场经理Albert Chang指出。
&&&&&&&& 意义
十多年前，FPGA做DSP，向独立DSP芯片发起挑战。现在Altera又在硬核浮点DSP模块方面有了新突破，无疑是FPGA取得的又一亮丽成就。
多年来，Altera十分重视高性能计算的小众领域，例如石油和天然气、数据安全、金融市场、研究、制造等，此次新产品推出，Altera用FPGA、DSP、ARM处理器等，继续捍卫在此领域的领先地位，并继续完成从FPGA向SoC的蜕变。
本文引用通告地址：
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Copyright (C)2000-.cnAltera率先在28-nm FPGA上测试复数高性能浮点DSP设计-可编程逻辑-与非网
2012年10月30号，北京&&公司 (NASDAQ: ALTR)今天宣布，在业界率先在28 nm 器件上成功测试了复数高性能浮点数字信号处理()设计。独立技术分析公司Berkeley设计技术有限公司(BDTI)验证了能够在Altera Stratix V和Arria V 28 nm FPGA开发套件上简单方便的高效实现Altera，同时验证了要求较高的浮点DSP应用的性能。请访问.cn/floatingpoint，阅读BDTI完整的FPGA浮点DSP分析报告。
Altera的浮点DSP设计流程经过规划，能够快速适应可参数赋值接口的设计更改，其工作环境包括来自MathWorks的MATLAB和Simulink，以及Altera的DSP Builder高级模块库，支持FPGA设计人员比传统HDL设计更迅速的实现并验证复数浮点算法。这一设计流程非常适合设计人员在应用中采用高性能DSP，这些应用包括，雷达、无线基站、工业自动化、仪表和医疗图像等。
Altera产品市场总监Alex Grbic评论说：&Altera的浮点解决方案支持设计人员充分利用FPGA为DSP数据通路提供的强大的高性能浮点资源。通过BDTI对我们解决方案的测试，Altera打破了FPGA仅限于高性能定点处理这一传统。&
对于这一研究，BDTI基准测试矩阵方程求解器采用了Cholesky和QR分解方法。矩阵求逆是雷达系统、多输入多输出(MIMO)无线系统以及医疗成像和很多其他DSP应用所使用的代表性处理功能。
在对Altera浮点设计流程评估中，BDTI宣布：&在一个平台上采用统一的工具，Altera浮点设计流程简化了在FPGA中实现复数浮点DSP算法的过程。&报告进行了补充：&通过功能集成，在算法级和FPGA级实现了快速开发和设计空间管理，最终减少了在设计上的投入。&&
现在可以下载Altera的DSP Builder。此外，也已经开始提供Altera的Stratix V版DSP开发套件以及Arria V FPGA开发套件。
Altera简介
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请教定点DSP上的浮点计算表示的问题
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我正在用定点DSP&(F2407A)做一个IIR数字滤波器，需要用到小数表示的浮点数。但不知在CCS的C语言该怎么表示？例如，能直接用float&x&=&0.03;这种方式吗？定点dsp不是只能处理整数吗？得用Q15,&Q14等方式表示吗。&&&&&&&&&&&&&&&可是，我看到在F2812上有一段数字滤波的c程序。不过他是在simulator软件仿真环境下运行的。不是硬件仿真。&&&&&&#include&math.h&float&IIR(){&&&&float&fS&&&&fSum=0.0;&&&&for&(&i=0;i&ltIIRNUMBER;i++&)&&&&{&&&&&&&&fSum+=(fXn*fAn);&&&&&&&&fSum+=(fYn*fBn);&&&&}&&&&return(fSum);}不知这样的写法在硬件仿真时也行吗？=========================非常感谢！
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如果你的是定点的DSP，你就不要出现float类型。习惯用定点的吧
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I want a reply
非常感谢！看了上面两位朋友的回复后，还是没有归纳出一个好的结论。一方面，看到TI的定点DSP书上说，浮点数都用Q15，Q14等Q表示方法。另一方面，也有程序上用float的表示的。请各位继续指教，该用那种方式来表示浮点数呢。是不是在定点的DSP的C程序里就不应该出现float这个类型，是吗？谢谢。
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定标数专门用于定点DSP的小数运算
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人家TI 使用的浮点运算库啊！
0.03&在计算机里还不是&二进制码？TI有专门的定点数学库，所以可以使用浮点&float定义，编译器会优化的。是不是这样？
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如果用浮点数，运算要调用子程序，编译器怎么优化也是子程序。用定标数运算，小数的乘加都可以用一条指令实现。
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谁说定点DSP不能用浮点数？206，都可以用，5000也可以。直接定义就可以，float&x;double&y;定点DSP的精度低一些而已，精确到小数后7位。
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特价出售功能强大通信信号处理DSP/FPGA开发板（型号GN0104）/bao/uploaded/i8/T19hNcXopnywEIE6ba_121539.jpg硬件资源配置板上资源：◆&&&&采用TI公司的高速浮点型处理器TMS320C6713B&&&&主频200MHz，300/225MHz可选配，分别达00&MIPS，具有强大的通用信号处理能力；◆&&&&ALTERA&&CycloneII&&EP2C70F672C8&芯片，门数资源非常丰富，可满足目前绝大多数的信号处理硬件编程和控制能力；◆&&&&&ALTERA&&MAXII&EPM570T144芯片，可用于板上DSP和FPGA程序代码在线升级；◆&&&&1片×64Mb&&16位总线FLASH芯片，用于存储DSP运行代码和大量用户非易失性数据；◆&&&&1片×128Mb&&32位总线SDRAM，扩展DSP外部存储器资源；◆&&&&1片×64/128/256kb&EEPROM，用于存储用户非易失性数据；◆&&&&2片×2/4/8Mb&&16位总线SRAM，扩展FPGA外部存储器资源，可做为数据采集乒乓存储使用；◆&&&&1个实时时钟模块（RTC），保存实时时间信息，掉电不丢失；◆&&&&6个用户指示灯；◆&&&&1个用户多功能指示彩灯；◆&&&&1个系统复位按键；◆&&&&1个配置拨码开关；接口类型：◆&&&&1个FPGA&AS接口；◆&&&&1个FPGA&JTAG接口；◆&&&&1个CPLD&JTAG接口；◆&&&&1个DSP&JTAG接口；◆&&&&2个RS232串行口；◆&&&&1个USB2.0接口，接口芯片为Cypress的CY7C68013，支持480Mbits高速传输；◆&&&&2个60pin&FPGA&IO扩展接口，分别具有48/52个IO口，方便用户扩展接口；◆&&&&1个60pin&电源和时钟扩展接口，方便用户在板上扩展板卡。注：USB2.0接口相对独立，用户如果不需要此接口，则可闲置不需要去对它编程。附：1）配套开发DVD光盘3张（仅限于学习使用），内容有：◆&&&&QuartusII&7.2安装光盘；◆&&&&CCS3.1安装光盘；◆&&&&EZ-USB开发工具包，方便USB2.0开发；◆&&&&Visual&Stdio6.0&+&Win2kddk/Winxpddk&+&DriverStudio2.7，用于开发USB驱动和PC界面程序；◆&&&&TMS320C6713B测试代码，包括FLASH烧写代码，SDRAM配置和读写代码，访问FPGA读写测试代码，内部PLL初始化和配置代码，EDMA测试代码，外部中断测试代码，内部TIMER配置和测试代码，以及闪灯事例等。◆&&&&FPGA测试代码，包括与TMS320C6713B配套的测试代码，如中断产生，提供EDMA外部数据源，闪灯事例接口定义等，另外包括串口2048bytes缓冲收发代码，访问USB接口等。◆&&&&USB测试代码，包括PC机读写数据界面程序代码，配套的USB驱动，USB&bulk传输固件代码等。2）5V/5A电源模块一个3）RS232串口线两条4）USB2.0接口线一条5）TDS510&US2.0&JTAG防真器一个（需另加420元）价格表：原价：￥&4200特价：￥&3480&&&&&&&&-购买一块开发板特价：￥&3380&&&&&&&&-购买2块开发板特价：￥&3180&&&&&&&&-购买5块开发板特价：￥&2880&&&&&&&&-购买12块开发板时限要求：一周以内累计购2块开发板即可按￥&3380付款，比如您在10月20号购买了一块板开发板，按￥&3480价格付款，在10月27号以内购买了第二块，则除了第二块板子按￥&3380付款之外，我们另外退还给您100元做为第一块开发板的差价，以此类推，在20天以内累计购买5块开发板，我们按￥&3180给您优惠价格，在40天以内累计购买12块开发板，我们按￥&2880给您优惠价格。我们提供给您开发解决方案开发板适合开发案例：1）&&&&卫星导航通信开发设计（如做为GPS、GLONASS、Galileo和BD等导航接收机开发验证基带处理平台）-提供相应的射频板（插板型式）2）&&&&扩频通信系统方案验证-（您只需再做一块成本低廉的射频小板与开发板对接即可，我们也可以跟据您的需求定制射频板）3）&&&&卫星导航数据采集器，如GPS中频数据采集，利用USB2.0高速数据传输至PC机上，具体请联系我们，我们免费提供部分相关开发代码。4）&&&&可做为功能强大的通用信号处理开发验证板使用，功能强大主要体现在板上应用TI高速浮点信号处理器TMS320C6713B、Altera的CycloneII&EP2C70F672C8、USB2.0高速数据传输接口和丰富的存储器资源，板上的资源可以满足现在绝大多数的信号处理能力和通讯能力。5）&&&&想从单片机，CPLD时代过渡到DSP和FPGA时代的朋友，通过这块开发板来做为您过渡的一个平台，您可以在这上面学到很多您想学的东西，给自已一次机会，您的人生道路可能从此改变!针对您的使用，如果我们上述没有涉及到的，欢迎您跟我们联系，我们会尽我们的能力来帮助您，减少您不必要的时间和资源的浪费，加快您的开发进度。另外：乘接DSP，FPGA方面信号处理与分析，数据采集与分析，卫星导航相关项目开发&-&北京本团队2007年成立于北京市,多名成员均毕业于国内名校，具有硕士以上学历，具有多年的项目开发经验,熟悉业界最新技术发展动态,主要从事以下方面技术的研究与开发:&&1.&高速信号采集与分析,实时信号处理，智能化仪器仪表.&&2.&DSP系统开发.熟练开发TI公司C2000（如2812），C5000（如，5502等），C6000（如等）系列DSP,熟悉Altera公司的CPLD，FPGA系列,如cyclone一代的ep1c6,ep1c12,ep1c20&等，CyloneII的EP2C5，EP2C8，EP2C35，EP2C70等，CycloneIII的EP3C5，EP3C25等，StratixII的EP2S30，EP2S60等。&3.&具有GPS卫星导航定位系统开发经验（利用DSP和FPGA等通用编程芯片实现）&4.&具有USB2.0开发经验，&5.&具有丰富的FPGA开发经验，可在系统级方案上，实现各种通信与信号处理算法现承接信号采集与处理板卡、数控设备、通信与信号处理板卡，信号传感器产品等领域的电路开发设计制作,只要您提出对项目产品的功能要求、技术参数、加工要求,我们会协助您达到目标.&6.具有丰富的界面软件开发经验，&&&&基于DSP＋FPGA＋USB2.0开发板GPS卫星导航定位系统的开发/p.aspx?u=v20_p11_p_2586_0.jpg系统解决方案原理框图&&&&基带信号处理单元由一片Altera的FPGA&&EP2C70F672C8完成，环路跟踪与定位解算单元由一片TI的DSP&TMS320C完成，DSP和FPGA两者配合共同完成导航接收机的基带信号处理、环路跟踪、定位解算和授时等功能。其中FPGA中的基带信号处理主要包括载波NCO产生、码NCO产生、复数字下变频、本地GPS扩频码产生、相关器、时基信号产生、观测数据测量、GPS帧同步信号产生和帧数据解调等，另外FPGA完成两路串口收发、射频频综接口配置、FPGA与DSP总线接口通讯等功能，DSP把高速实时的接收机中间数据通过USB2.0发送到主机上，完成监测作用。&&&&&&DSP主要完成GPS可见星的预测，多谱勒预测，GPS各通道的初始化，各通道超前、即时和滞后相关值的读取和存储，载波跟踪环和码跟踪环的环路控制，TIC时刻观测数据的读取，载波相位辅助伪距平滑处理，跟踪多谱勒kalman滤波处理，GPS帧数据的读取和导航电文解析、卫星星历和历书的实时存储，GPS定位解算和速度求解、GPS授时，串口协议的组帧和解帧，USB2.0实时数据发送等功能。&&&基带处理部分由上面的DSP＋FPGA＋USB2.0开发板实现，另外射频接收部分由另外一块射频小板完成，它插在基带开发板的两个60PIN插座上，结构非常紧凑。如下图所示/p.aspx?u=v20_p11_p_1281_0.jpg完整的射频板嵌入基带板实现GPS卫星导航定位系统接收机硬件实现如下图所示/p.aspx?u=v20_p11_p_8484_0.jpg在主机上监测界面如下图所示/p.aspx?u=v20_p11_p_7979_0.jpg用不到5000元的硬件成本开发和验证了GPS卫星导航系统接收机，其中基带信号处理板价格为（3480元），射频板为（1200元），我想对于搞卫星导航和相关扩频通信专业的研究生和博士生会有很大帮助的。联系方式：&&&&&&&&刘工&&（）Email：&&&&&&&&&&&&&QQ：&&北京思博朗信息技术有限公司&&&&/bao/uploaded/i8/T19hNcXopnywEIE6ba_121539.jpg
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谁说定点DSP不能用浮点数？206，都可以用，5000也可以。直接定义就可以，float&x;double&nb ...
应该是数据有效为保证7位吧？？？
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