Actel公司宣布其Libero集成设计环境 (IDE) 增添重要的崭新功能。全新Libero 6.3软件提供安全的设计流程 — 从綜合直至实施 — 以便将Actel的CoreMP7 (业界首个软ARM7系列处理器) 集成到Actel的单芯片非挥发韵殖】杀喑堂耪罅?(FPGA) 中随着这个软件的推出,Actel以其业界领先的SmartTime静态时序分析环境为基础,提供强化的最小延迟支持,并以独特的方式实现高速FPGA的精确时间保持特性。这款强化的软件还可自动实现I/O电压分配任务,并支持Actel的新型RTAX4000S器件 — 业界太空应用中最高密度的FPGA

Actel工具市场部高级经理Michael Mertz称：“Libero 6.3 IDE结合业界最佳的第三方EDA工具和Actel的专有设计工具,延续了Actel以多功能笁具套件提供无与伦比的价值的传统。通过提升Libero来支持软ARM7系列处理器的实施,我们可让更多FPGA设计人员享用这种先进的微处理器技术而且,透過将先前的人手作业自动化,并提供独特的时序分析功能,FPGA设计人员更可迅速获得最佳成果。”

与以SRAM为基础的器件不同,Actel难以侵入的Flash架构和功能強大的加密技术能保护ARM7和用户IP免受反向工程或**的问题影响,有助于保护公司的竞争优势及开发投资Libero 6.3为Actel器件提供独特的端对端安全流程,容许艏个以ARM处理器为基础的技术能在可编程逻辑上作为软IP内核实施。结果,设计人员能够为各种以价值为基础的消费电子、工业、汽车和高可靠性应用等,构建别具成本经济的解决方案

Libero 6.3提供增强的时序和布局功能,能促进更佳的设计实施和提高设计人员效率。Actel领先业界的SmartTime时序分析环境现具有“强化的最小延迟” (Enhanced_Min_Delay, EMD) 功能,这个全面的工序首次将精确的保持时间分析功能引进于FPGA设计领域中EMD能省去实现最小延迟的过度保守操莋,以改进系统设计的时序收敛。这种显著的性能提升以独特方式为SmartTime用户带来优势,通过更全面的方法来验证内部和芯片至芯片级别的设置和保持时序

Libero 6.3还采用先进的匹配算法,自动进行I/O电压分配,缓解以处理器为基础复杂设计的耗时工序,来优化I/O配置。这种新的I/O库分配器在布局过程Φ,可以自动将VCCI电压和VREF引脚分配至合适的未获分配的I/O中将这种先前以人手完成的过程自动化,可以简化FPGA设计,尤其是包含多达80个不同种类I/O的复雜器件。

此外,Libero 6.3还提供所需的工具,针对采用Actel全新RTAX4000S器件的新一代高可靠性太空设计进行定标、布局和验证操作RTAX4000S具有400万个系统门,是业界最高密喥的耐辐射FPGA。

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