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&&芯​片​设​计​(​I​C​)​E​D​A​工​具​课​程​之​P​r​i​m​e​T​i​m​e
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你可能喜欢求静态时序分析在PCB数字集成电路设计中的应用?
12-03-30 &
集成电路自诞生以来，正如莫尔定律所预言的一样，每隔18个月集成度就翻一番。目前的集成电路设计已经由早期的几十μｍ减小到0．15μｍ，进入到了深亚微米级。在器件的特征尺寸降到深亚微米级的同时，器件的物理特性和电学特性也发生了很大的变化。器件本身固有延迟大大减小，而互连线所引起的延迟在整个单元延迟中所占的比例越来越大，因而时序不收敛是深亚微米集成电路设计中最常见的问题。在深亚微米集成电路设计中，传统的分析方法使前端的逻辑设计与后端的物理设计很难保持一致。在逻辑设计中，仿真分析后功能和时序都正确的网表，却由于布线设计后芯片空间和连线的限制，造成互连引线延迟与逻辑设计中使用的模型不一致，使得时序不再满足约束要求，导致逻辑设计和物理设计循环不收敛，从而使设计周期大大加长。因此，传统的分析方法在复杂的ＳＯＣ设计面前，显得无能为力，而成为整个设计流程中的瓶颈。在这种情形下，静态时序分析应运而生，它不仅可以根据设计规范的要求对设计进行检查，同时还能对设计本身做全面的分析。静态时序分析是相对于动态时序分析而言的。动态时序分析时不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；而静态时序分析，可以方便地显示出全部路径的时序关系，因此逐步成为集成电路设计签字认可的标准。本文以100Ｍ以太网卡芯片的设计为基础，以静态时序分析工具ＰｒｉｍｅＴｉｍｅ为参考工具，以Ｖｅｒｉｌｏｇ语言为参考硬件描述语言?探讨100Ｍ以太网卡芯片设计中的静态时序分析流程及其时序问题。1&100Ｍ以太网卡的结构100Ｍ以太网卡是一块高集成度的快速以太网控制器，它支持ＩＥＥＥ802．3和802．3ｕ协议及ＰＣＩ&ｖ2．2总线接口协议，还支持10Ｍ／100Ｍ自适应功能。此芯片包括ＰＣＩ接口模块、两个2ＫＢ的ＦＩＦＯ模块、发送ＤＭＡ控制模块、接收ＤＭＡ控制模块、ＩＥＥＥ&802．3协议规定的ＭＡＣ模块和10／100Ｍ&集成物理层（ＰＨＹ）模块。此外，还提供了ＥＥＰＲＯＭ接口和扩展ＢｏｏｔＲＯＭ接口。从整体来看，它是包含数字电路和模拟电路的混合型集成电路芯片。它采用的是0．25μｍ工艺，四层金属层。2&100Ｍ以太网卡设计的静态时序分析100Ｍ以太网卡芯片的时钟关系。ｐｍａｐｍｄ是网卡芯片物理层的模拟电路部分，ｄｉｇｉｔａｌ是网卡芯片物理层的数字电路部分，ｃｏｒｅ则是指网卡芯片除物理层之外的部分。纯模拟模块ｐｍａｐｍｄ通过晶振产生五个时钟：ｆ125ｍ、ｆ20ｍ、ｆ50ｍ、ｔ100ｒｘｃ、ｔ10ｒｘｃ?提供给ｄｉｇｉｔａｌ；ｄｉｇｉｔａｌ提供ＰＲＸＣ、ＰＴＸＣ、ｃｌｋ＿10Ｈｚ；ｃｌｋ＿1ｋＨｚ四个时钟给ｃｏｒｅ模块。ｐｃｉ＿ｃｌｋ是外部时钟，通过ＰＣＩＰＡＤ提供给ｄｉｇｉｔａｌ和ｃｏｒｅ；同时，ｐｃｉ＿ｃｌｋ还通过一个ＰＣＩｂｕｆｆｅｒ产生一个与ｐｃｉ＿ｃｌｋ相位不同但频率相同的时钟ＰＡＤＣＬＫ提供给ｃｏｒｅ。由于该100Ｍ以太网卡芯片比较复杂，同时还要满足一些特殊的功能需要，所以在该网卡的设计过程中存在许多时序分析问题需要解决。首先，该网卡的大部分ＰＡＤ都是双向的。在有些模块中，外部输入输出接口的时序限制是参照内部时钟进行限定的。其次，为了省电，在该网卡内部设有许多选通时钟?Ｇａｔｅ&Ｃｌｏｃｋ?和内部时钟，多个时钟之间的信号连接会带来相应的麻烦。2．1&时钟的定义在静态时序分析中，时钟的定义是设定限制的最重要的一个步骤，因为静态时序分析本来就是基于时序进行分析的，而绝大多数的时序路径的计算又都是以时钟为基础的。所谓时钟定义是指对于设计中所用到的时钟设定名称、周期、相位、占空比。在Ｐｒｉｍｅｔｉｍｅ中用如下命令来实现：ｃｒｅａｔｅ＿ｃｌｏｃｋ&－ｎａｍｅ&?ＮＡＭＥ?&－ｐｅｒｉｏｄ&?Ｐ?&－ｗａｖｅ&?ｒｉｓｉｎｇ＿ｔｉｍｅ&ｆａｌｌｉｎｇ＿ｔｉｍｅ?&ｏｂｊｅｃｔ＿ｎａｍｅ由于100Ｍ以太网卡芯片的门数较多，时钟关系也比较复杂，所以对不同关系的时钟，定义方法也不一样。图4给出三个不同关系的时钟。(1)ＣＬＫ1和ＣＬＫ2有两种关系：一种是ＣＬＫ1和&ＣＬＫ2来自网卡外部毫无联系的晶振，其相位关系是不确定的。根本无法通过Ｐｒｉｍｅｔｉｍｅ正确地检查它们之间的时序关系，但是可以正确地检查单独经过ＣＬＫ1或是ＣＬＫ2的路径的时序。另一种是ＣＬＫ1和ＣＬＫ2是频率不一致的时钟，例如通过ＲｘＤＭＡ控制写ＲｘＦＩＦＯ和读ＲｘＦＩＦＯ的时钟频率是不一样的，ＭＩＩ通过ＲｘＤＭＡ控制写ＲｘＦＩＦＯ的频率为25ＭＨｚ?而ＰＣＩ通过ＲｘＤＭＡ控制读ＲｘＦＩＦＯ的频率是33ＭＨｚ。对于这样的异步设计，一般不是通过Ｐｒｉｍｅｔｉｍｅ的报告保证其时序关系，而应该在写代码时就必须保证该部分的时序关系正确。所以若碰到这种情况，做静态时序分析时一般要进行如下处理；ｓｅｔ＿ｆａｌｓｅ＿ｐａｔｈ&－ｓｅｔｕｐ－ｆｒｏｍ&ＣＬＫ1&－ｔｏ&ＣＬＫ2(2)ＣＬＫ3是由ＣＬＫ1通过组合逻辑产生的，其相移就是这些组合逻辑的延时，经过第一遍综合之后，该延时便可从时序报告中得出，这样就可以根据此延时对这两个时钟的关系给出正确的设定。在Ｐｒｉｍｅｔｉｍｅ中?有以下两种方法可以设定：一种方法是分别定义时钟ＣＬＫ1和ＣＬＫ3，并将其ｒｉｓｉｎｇ＿ｔｉｍｅ、ｐｅｒｉｏｄ和占空比设为相同，然后再通过时钟延时的设定来区分两者的不同相位。当然时钟延时的差值应该由所提之的组合逻辑延时决定。另一种方法是只定义时钟ＣＬＫ1?再用如下命令定义ＣＬＫ3?ｃｒｅａｔｅ＿ｇｅｎｅｒａｔｅｄ＿ｃｌｏｃｋ&－ｎａｍｅ&ＣＬＫ3&－ｓｏｕｒｃｅ&Ｐ1&－ｄｉｖｉｄｅ＿ｂｙ&1&ＤＦＦ3／ｃｋ这样，在布局布线之后做静态时序分析时，ＣＬＫ1被设为ｐｒｏｐａｇａｔｅｄ＿ｃｌｏｃｋ?&Ｐｒｉｍｅｔｉｍｅ就可以根据两时钟之间的延时关系来算出ＣＬＫ3的特性?包括时钟延时、时钟抖动等?，无需再另行推算。而前一方法比较适用于布局布线之前的静态时序分析，因为这时所有的时钟都被设为理想的，其时钟延时、时钟抖动和时钟传输时间等都是根据实际情况来设定的。只有当源时钟为ｐｒｏｐａｇａｔｅｄ＿ｃｌｏｃｋ时，Ｐｒｉｍｅｔｉｍｅ才会自动推算ＣＬＫ3的特性，否则仍需要设置。2．2&边界时钟由于100Ｍ以太网卡某些模块涉及到边界时钟，所以必须考虑边界时钟引起的时钟延时问题。所谓边界时钟是指某模块的输入输出和时序限制是以某个特定的时钟作基准的，而该时钟是由外部时钟分频得到的。但在布局布线之后做静态时序分析时，并不用费心去计算边界时钟引起的时钟时延，而是把它交给Ｐｒｉｍｅｔｉｍｅ完成。正如前面所提到的，当源时钟为ｐｒｏｐａｇａｔｅｄ＿ｃｌｏｃｋ时，Ｐｒｉｍｅｔｉｍｅ会自动计算所生成时钟的相关延时。本来来自深圳宏力捷！
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