＞ 一个并行转串行的verilog源程序,可以将12位并行数据转换为一个串行数据一个并行转串行的verilog源程序,可以将12位并行数据转换为一个串行数据已有 432468个资源相关资源下载专区上传者其他资源FPGA/CPLD热门资源本周本月全部文档信息资源大小：150.39KB上 传 者： （） 上传日期：资源类型：源码资源积分：1分评
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一种基于fpga控制的多路并行数据采集设计方法
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内容提示：一种基于fpga控制的多路并行数据采集设计方法
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一种基于fpga控制的多路并行数据采集设计方法
官方公共微信我用FPGA实现了以太网MAC，和10BASE-T的PHY，有价值么？
[问题点数：66分，结帖人delacroix_xu]
我用FPGA实现了以太网MAC，和10BASE-T的PHY，有价值么？
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本帖子已过去太久远了，不再提供回复功能。bsconvert 基于FPGA的实现数据串并转换的程序，可以把8位串行 为8位并行 ，或 并 VHDL- -Verilog 244万源代码下载-
&文件名称: bsconvert& & [
& & & & &&]
&&所属分类:
&&开发工具: VHDL
&&文件大小: 223 KB
&&上传时间:
&&下载次数: 53
&&提 供 者:
&详细说明：基于FPGA的实现数据串并转换的程序，可以把8位串行数据转换为8位并行数据，或把8位并行数据转换为8位串行数据等-FPGA-based string and data conversion procedures, can be 8-bit serial data into 8-bit parallel data, or the 8-bit 8-bit parallel data into serial data
文件列表(点击判断是否您需要的文件，如果是垃圾请在下面评价投诉):
&&bsconvert\db\p2s.asm.qmsg&&.........\..\p2s.cbx.xml&&.........\..\p2s.cmp.bpm&&.........\..\p2s.cmp.cdb&&.........\..\p2s.cmp.ecobp&&.........\..\p2s.cmp.hdb&&.........\..\p2s.cmp.kpt&&.........\..\p2s.cmp.logdb&&.........\..\p2s.cmp.rdb&&.........\..\p2s.cmp.tdb&&.........\..\p2s.cmp0.ddb&&.........\..\p2s.cmp_merge.kpt&&.........\..\p2s.db_info&&.........\..\p2s.eco.cdb&&.........\..\p2s.eds_overflow&&.........\..\p2s.fit.qmsg&&.........\..\p2s.hier_info&&.........\..\p2s.hif&&.........\..\p2s.lpc.html&&.........\..\p2s.lpc.rdb&&.........\..\p2s.lpc.txt&&.........\..\p2s.map.bpm&&.........\..\p2s.map.cdb&&.........\..\p2s.map.ecobp&&.........\..\p2s.map.hdb&&.........\..\p2s.map.kpt&&.........\..\p2s.map.logdb&&.........\..\p2s.map.qmsg&&.........\..\p2s.map_bb.cdb&&.........\..\p2s.map_bb.hdb&&.........\..\p2s.map_bb.logdb&&.........\..\p2s.pre_map.cdb&&.........\..\p2s.pre_map.hdb&&.........\..\p2s.rtlv.hdb&&.........\..\p2s.rtlv_sg.cdb&&.........\..\p2s.rtlv_sg_swap.cdb&&.........\..\p2s.sgdiff.cdb&&.........\..\p2s.sgdiff.hdb&&.........\..\p2s.sim.cvwf&&.........\..\p2s.sim.hdb&&.........\..\p2s.sim.qmsg&&.........\..\p2s.sim.rdb&&.........\..\p2s.sld_design_entry.sci&&.........\..\p2s.sld_design_entry_dsc.sci&&.........\..\p2s.smp_dump.txt&&.........\..\p2s.syn_hier_info&&.........\..\p2s.tan.qmsg&&.........\..\p2s.tis_db_list.ddb&&.........\..\p2s.tmw_info&&.........\..\prev_cmp_p2s.asm.qmsg&&.........\..\prev_cmp_p2s.fit.qmsg&&.........\..\prev_cmp_p2s.map.qmsg&&.........\..\prev_cmp_p2s.qmsg&&.........\..\prev_cmp_p2s.sim.qmsg&&.........\..\prev_cmp_p2s.tan.qmsg&&.........\..\wed.wsf&&.........\incremental_db\compiled_partitions\p2s.root_partition.cmp.atm&&.........\..............\...................\p2s.root_partition.cmp.dfp&&.........\..............\...................\p2s.root_partition.cmp.hdbx&&.........\..............\...................\p2s.root_partition.cmp.kpt&&.........\..............\...................\p2s.root_partition.cmp.logdb&&.........\..............\...................\p2s.root_partition.cmp.rcf&&.........\..............\...................\p2s.root_partition.map.atm&&.........\..............\...................\p2s.root_partition.map.dpi&&.........\..............\...................\p2s.root_partition.map.hdbx&&.........\..............\...................\p2s.root_partition.map.kpt&&.........\..............\README&&.........\p2s.asm.rpt&&.........\p2s.done&&.........\p2s.fit.rpt&&.........\p2s.fit.summary&&.........\p2s.flow.rpt&&.........\p2s.map.rpt&&.........\p2s.map.summary&&.........\p2s.pin&&.........\p2s.pof&&.........\p2s.qpf&&.........\p2s.qsf&&.........\p2s.qws&&.........\p2s.sim.rpt&&.........\p2s.sof&&.........\p2s.tan.rpt&&.........\p2s.tan.summary&&.........\p2s.vhd&&.........\p2s.vwf&&.........\incremental_db\compiled_partitions&&.........\db&&.........\incremental_db&&bsconvert
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&[] - 并行转串行的另外一种算法，压缩包内拥有算法的说明，很有效的一种算法
&[] - 本文件包括多路选择器器建模，译码器实验程序，加法器实验程序，比较器实验程序，计数器建模，I2C接口标准建模源码，串行接口RS232标准建模源码标准，LCM建模源码，时钟６分频源码，串并转化源码。
，对于硬件设计初学者来说有一定的参考价值。
&[] - 很有用的10bit串并转换verilog程序，需要的可以拿去参考下，在quartusII上已验证过
&[] - FPGA实现对ADS7883的控制以及数据采集串行转并行
&[] - 串并转换的一点总结希望对大家有一定的帮助谁有好后点的意见与我联系一下
&[] - 24bitAD数据采样进行串并转换，并行输出。另包括24位DA并串转换，串行输出。
&[] - 本工程实现的是9位义位与串并变换模块
具体工作过程是：
在时钟CLK的上升沿触发下，从inp端输入接收m序列，按顺序inp-&A9-&A8-&...-&A0进行意味，同时把A9，A8，...A0的输出分别给B9，B8，B7,...从而完成串并转换的功能。Q端的信号}