【图文】组成原理课后习题答案_百度文库
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组成原理课后习题答案
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计算机组成原理 第三章2 控制器
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&详细说明：利用verilog语言设计32位进位选择加法器。实现高速计算功能。-Use verilog language design 32 carry select adder. High-speed computing.
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select adder using Dual Transition Skewed
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&[] - 32位进位选择加法器，预置逻辑0和逻辑1，各模块并行运行，只要通过进位位选择逻辑0或者逻辑1即可，提高了运行速度。卷二&&第一章&&加法器
&&&&&&&&&&&&&&&
卷二&& 第一章&
一、数据格式
1. 定点数表示法：ｘ＝ｘ0ｘ1ｘ2…ｘn ，ｘ0: 符号位，0代表正，1代表负。
2. 浮点表示法：
一个机器浮点数由阶码和尾数及其符号位组成（尾数：用定点小数表示，给出有效数字的位数决定了浮点数的表示精度；阶码：用整数形式表示，指明小数点在数据中的位置，决定了浮点数的表示范围。）：
32位浮点数的IEEE754标准格式为：
Ｓ：浮点数的符号位，1 位，0表示正数，1表示负数。
Ｍ：尾数，23位，用小数表示，小数点放在尾数域的最前面。
Ｅ：阶码，8 位阶符采用隐含方式，采用移码来表示正负指数。
移码方法对两个指数大小的比较和对阶操作都比较方便，因为阶码域值大者其指数值也大。采用这种方式时，将浮点数的指数真值e
变成阶码Ｅ时，应将指数 e 加上一个固定的偏移值127()，即 Ｅ＝e＋127.
一个规格化的32位浮点数ｘ的真值可表示为
ｘ＝(－1)S&(1.Ｍ)&2Ｅ－127　&&&&&&&
e＝Ｅ－127&&
一个规格化的64位浮点数ｘ的真值为
ｘ＝(－1)s&(1.Ｍ)&2Ｅ－1023&&&&&&&&
e＝Ｅ－1023
　　为提高数据的表示精度，当尾数的值不为 0
时，尾数域的最高有效位应为1,否则以修改阶码同时左右移小数点的办法，使其变成这一表示形式，这称为浮点数的规格化表示。&
当浮点数的尾数为0，不论其阶码为何值，或者当阶码的值遇到比它能表示的最小值还小时，不管其尾数为何值，计算机都把该浮点数看成零值，称为机器零。
当阶码E 为全0且尾数M 也为全0时，表示的真值x 为零，结合符号位S 为0或1，有正零和负零之分。当阶码E 为全1且尾数M
为全0时，表示的真值x 为无穷大，结合符号位S 为0或1，也有+∞和-∞之分。这样在32位浮点数表示中，要除去E
用全0和全1(255)10表示零和无穷大的特殊情况，指数的偏移值不选128()，而选127()。对于规格化浮点数，E
的范围变为1到254，真正的指数值e
则为-126到+127。因此32位浮点数表示的绝对值的范围是10-38~1038（以10的幂表示）。
二、加法器
所有的加、减、乘、除四则运算，最終都是将其转化为加法运算来实现的，所以，加法运算是运算电路的核心。实现半加运算的电路叫做半加器（Half
Adder）。半加器有两个二进制的输入，其将输入的值相加，并输出结果到和（Sum）和进位（Carry）。半加器虽能产生进位值，但半加器本身并不能处理进位值。
& S = A + B
& C = A & B
一位元全加器：
全加器三个二进制的输入，其中一个是进位值的输入，所以全加器可以处理进位值。全加器可以用两个半加器组合而成。
Si = ( Ai + Bi ) + Ci
Ci+1 = ( Ai & Bi ) + ( Ci & ( Ai + Bi ))
三、并行加法器
并行加法器中全加器的位数与操作数的位数相同，可同时对各位相加。影响速度的主要是传递进位信号的进位链。而优化设计的主要目标是高速、低耗、资源(面积)开销小，其关键是构思高速、高效的进位算法与结构。一流的高速加法器有：超前进位加法器、跳跃进位加法器、树形结构加法器、对数跳跃进位加法器、混合超前进位／选择进位加法器、顶层进位级联超前进位加法器等。这些高速、高效的进位方法一般都是在超前进位基础上的改进或者混合进位。因此，超前进位加法器(简称CLA)很自然地成为优化设计比较的基准。在结构方面，行波进位加法器是最简单的整数加法器；它的时间复杂度是O(n)。跳跃进位加法器对于位数少的加法是相当有效的，但对于长位数的加法，由于该加法器的时间复杂度是o(n^-0.5)(其效果并不明显)。超前进位加法器有着O(log2
n)的时间复杂度，因此是最快的加法器算法。由于超前进位加法器速度快、结构模块化，使它得以广泛的应用。这种算法利用大量的硬件开销实现产生进位信号的电路，运算时间减少比较明显。
1、行波进位加法器
由上图看到，n个1位的全加器(FA)可级联成一个n位的行波进位加减器。图中左边还表示出单符号位法的溢出检测逻辑；当Cn＝Cn-1时，运算无溢出；而当
Cn≠Cn-1时，运算有溢出，经异或门产生溢出信号。
对一位全加器(FA)来说，Si的时间延迟为4T(每级异或门延迟2T)，Ci+1的时间延迟为4T，其中T被定义为相应于单级逻辑电路的单位门延迟。T通常采用一个“与非”门或一个“或非”门的时间延迟来作为度量单位。
　　n位行波进位加法器的延迟时间ta为：
&&&&&&&&&&&&&&&&&&&&&&
ta＝n&2T＋6T＝(2n＋6)T
6T为最低位上的两极“异或”门再加上溢出“异或”门的总时间，2T为每级进位链的延迟时间。
2、超前进位加法器（CLA）
超前进位链能够有效减少进位的延迟，它由进位门产生进位，各进位彼此独立，不依赖于进位传播。因此延迟非常小，速度非常高。
设一个n位的加法器的第i位输入为ai、bi、Ci，输出si和Ci+l，其中ci是低位来的进位，ci+l(i =
n-1，n-2，⋯，1，O)是向高位的进位，Co是整个加法器的进位输入，而Cn是整个加法器的进位输出。则有：
Si = ai + bi +
Ci&&&&&&&&&&&&&&&
Ci+1 = ai&bi + Ci&(ai +
Gi = ai&bi
Pi = ai + bi
则有：Ci+l = Gi +
Pi&Ci&&&&&&&&&&&
只要Gi = ai&bi = l，就会产生向Ci+l位的进位，称Gi为进位产生函数；同样，只要Pi = ai + bi =
l，就会把Ci传递到Ci+1位，所以称Pi为进位传递函数。
随着位数的增加式(2)会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位(Cl---Cn-1)算出以后，和也就可由式(1)得出。
对于4位的加法器，异或门需2T，产生Gi和Pi需要2级门延迟，Ci需要4级，si需要4级，总共需要4级门延迟。与串联加法器(一般要2
n级门延迟)相比，(特别是n比较大的时候)超前进位加法器的延迟时间大大缩短了。对于16位来说，需增加第二层超前进位链逻辑，总共需要7级门延迟。对于64位来说，需增加第三层超前进位链逻辑，总共需要10级门延迟；而串联加法器需
2*64 + 6 = 134级门延迟。
C4 = G3 + P3C3 = G3 + P3G2 + P3P2G1 + P3P2P1G0 + P3P2P1P0C0
所以：P = P3P2P1P0,& !G = !G3 & !P3G2 &
!P3P2G1 & !P3P2P1G0
C4 = G + PC0 = !(!G & !PC0)
所以，P、G就成为下一层的进位传递与产生函数。
64位超前进位加法器总共需5*64 + 19*16 + 19*4 + 19 = 719
个门逻辑。实际上还要更多的门；需考虑，减法运算，乘法运算等来共享64位超前进位加法器；所以，还需多路器逻辑门等等。
3、进位旁路加法器（CSKA）
设计加速一个宽位加法器，它使进位绕过整个加法器的一部分进行传播。对4位一组的加法器情形，第一组的进位输入位表示成C0，而4位加法器本身产生一个进位输出位C4。如果Ai、Bi其中都有一个为1，而C0为1；那么，自然会产生进位C4=1。如果使用一个相应的进位逻辑门旁路电路；只需要5级门延迟。而不会像4位行波进位加法器那样需12级门延迟。跳跃进位旁路加法器就是在行波进位加法器的Cin—Cout路径中，通过增加旁路逻辑门电路来加速加法器的进位传递。速度自然要比行波进位加法器快不少。
4、进位选择加法器（CSA）
其主要思想即将前一级的进位先假定为1或者0，之后分别计算出一个结果，然后再用前一级的进位来选择得到相应的结果，这样后级的计算就不用等候前一级的进位，而是和前级的计算并行进行，之后再做一个选择，从而达到快速运算的目的，当然所付出的代价是它要增加加法器和MUX以及相应的互联线，牺牲一定的面积和功耗。如果4位一组，64位加法器需16组，组间是串行传递，MUX需要2级门延迟；所以，总共需36级门延迟。开头的2组用超前进位加法器（CLA），后面的组就可用行波进位加法器了。用空间换时间，比行波进位加法器提速了不少。
应当注意的是：在用变长分组的进位选择加法器中，用于选择的信号扇出负载为x-y+l。由于加法器构造过程中，每向后一级，加法器位宽都会拓宽其两个子加法器位宽之和，因而这两个选择信号的扇出负载也会逐级提高，因而各个多路选择器(MUX)的数据选取速度也会逐级降低。
5、　4-2压缩加法器
在部分积求和网络模块中,为了获得较高的速度,采用了改进的4-2压缩加法器结构。4-2压缩器通过将具有相同权值的4个部分积减少到2个来提高并行度。传统的4-2压缩器是由2个串行连接的全加器所组成。
如果是5个1相加，结果应是101。而这里并不是将2个进位相加，而是产生2个进位Cout，C和一位的结果S。既是：Cout，C，S都是1。Cout将作为高一个位的进位保留位的进位输入；而C是本位的进位保留位。“进位保留”是指先保留进位输出而不是立即用它来计算最终的和。而是将进位保留到下一级的加法器进行，避免了进位链的延时。所以一个4-2压缩加法器总共需6级门延迟。
4-2压缩加法器主要应用于乘法器的运算。整个乘法器的速度，主要有三部分组成：Booth 编解码单元或APO 编解码单元、4-2
压缩单元与CLA 快速求和单元。APO
编码是完成缩减部分积数量的算法，每次扫描2位数据，将部分积数量缩减了50%。31位乘数（符号位取0）采用APO
算法编码后与被乘数相乘得到16 行部分积；接着基于4-2
压缩器的第一级4个压缩单元将部分积压缩成Carry、Sum形式的两行部分积共4组，之后；第二级2个压缩单元将前面的4组8行数据再压缩成Carry、Sum形式的两行部分积共2组，之后；第三级1个压缩单元将前面的2组4行数据再次压缩成Carry、Sum形式的两行部分积共1组2行数据。最后用64位超前进位加法器（CLA）完成最终两行部分积的快速求和结果。乘法器总共需APO
算法4级门延迟 + 三级4-2压缩加法器(3*6 )18级门延迟 =
22级门延迟。因64位超前进位加法器是使用流水部件，延迟不计算。如果一个门延迟是小于23PS，那么32位乘法器有望速度能达到0.5ns。占用2个时钟周期。
光走过一米的距离大约需3.3ns，如果走过30纳米的距离大约需0.0001ps，而电信号，由于电容、电感、电阻的存在就慢多了。
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以上网友发言只代表其个人观点，不代表新浪网的观点或立场。一款32位嵌入式CPU的定点加法器设计_电子测量仪器_中国百科网
一款32位嵌入式CPU的定点加法器设计
    摘要：根据一块32位嵌入式CPU的400MHz主频的要求，结合该CPU五级流水线结构，并借鉴各种算法成熟的加法器，提出了一种电路设计简单、速度快、功耗低、版图面积小的32位改进定点加法器的设计方案，为后续浮点加法器的设计提供了很好的铺垫。
关键词：借鉴 改进 定点 加法器
从CPU的指令执行频率上看，算术逻辑单元、程序计数器、协处理器是CPU中使用频率最多的模块，而加法器正是这些模块的核心部件，几乎所有的关键路径都与之有关，因而设计一种通用于这些模块的加法器是整个CPU设计中关键的一步。为此，笔者根据32位CPU的400MHz主频的要求，结合CPU流水线结构，借鉴各种算法成熟的加法器，提出一种电路设计简单、速度快、功耗低、版图面积小的32位改进定点加法器的设计方案。
1 设计思想
对于高性能CPU中使用的加法器，速度显然是第一位的，所以考虑采用并行计算的方法，并且在电路的设计上采用少量的器件来获得速度上的巨大提升。从面积有度出发，链式进位加法器（Ripple-Carry Adder）的器件最少，面积最小，版图工作量也最小，可是由于加法器的高位进位要等待低位的运算结束后才能得到，所以没有办法在速度上达到要求。鉴于此，采用类似于链式加法器的结构。
省先从进位选择加法器（Carry-Select Adder）得到提示，将32位加法器一分为二，分为低16位加法器和高16位加法器，再将低16位加法器的进位输出作为选择信号，用于选择高16位加法器的和及第27位的进位输出（这个进位输出要在溢出逻辑判断中使用，而普通的加法器则不用产生进位）。通过这样的处理，将一个32位的加法器简化就成了两上16位的加法器，如图1所示。
另外，从超前进位加法器（Carry-Look-Ahead Adder）获得提示，在超前进位加法器中引入中间变量G和P用于加速进位链的速度。而G和P在逻辑表达式上与前一级的进位无关，只与每一级的操作数输入有关，而且它们又是构成本级进位的必要部分。在微处理器的数据通道上，数据传输是并行进行的，即两个32位操作数几乎同一时间到达时加法器。所以，G和P不论是加法器的最低位还是加法器的最高位，几乎都可以在相同的时间内得到，因而进位链上就可以借鉴这个特点加速进位的传递。以一个四位加法器为例，有如下的逻辑推导过程：
C4=C3P4+G4=（C2P3+G3）%26;#183;P4=G4=C2P3P4+G3P4+G4=(C1P2+G2) %26;#183;P3%26;#183;P4+G3P4+G4=C1P2P3P4+G2P3P4+G3P4=(C0P1+G1) %26;#183;(P2P3P4)+(G2P3P4+G3P4+G4)=C0%26;#183;(P1P2P3P4)+(G1P2P3P4+G2P3P4+G3P4+G4)
令上式中P1P2P3P4为Pgroup，G1P2P3P4+G2P3P4+G3P4+G4为Ggroup，如果将32位加法器划分为若干的小块，则每一个小块都可以有自己相对应的Ggroup和Pgroup。由此可知对于整个加法器的时延来说，关键路径的时延总值可以由三部分组成：①产生Ggroup和Pgroup的时延；②进位传递逻辑上的器件时延；③加法器进位链上的导线时延。对于这三类时延，时延①与时延（②+③）存在重叠的部分，于是使这两类时延合理衔接，可以使得进位链上的逻辑级数最小，从而使得电路上的传输时延达到最小上。
2 具体实现
2．1 4位加法器模块的实现
在具体的电路设计中，先将32位数据通道划分成了高低两部分，然后以4位为单位划分成更小的模块。这些模块在结构上是基本一致的，但在功能上要完成本模块四组操作数（A[k:k+3]和B[k:k+3]）与进位Ck的加法运算，并要产生模块的中间变量Ggroup和Pgroup的运算。
对于单一的每一位，定义它的G和P分别为：Gi=AiBi,Pi=Ai+Bi,加法器的和SUMi=Ai+Bi+Ci-1=Pi+Ci-1,考虑到器件的实际驱动能力，结合加法器的另一个功能――减法运算，设计出如图2所示的带减法功能的一位加法器电路。
设计的4位加法器进位链如图3所示，除C0外，输入（Pi和Gi）都是由图2的一位加法器产生的，所有4位进位链Ci都按超前进位加法器连接方式直接接入相应位置。由此可以看出，进位信号到达各位的逻辑级数是相当的，只要在进位信号到达之间使所有的中间信号Gi和Pi都能及时产生，就能及时得到每一位的和（SUM）。
图4是产生4位加法器块进位及块的Ggroup和Pgroup信号的电路。借鉴于超前进位加法器的传递逻辑电路，可知并不是所有的4位加法器都需要向它的下一个模块传送进位信号，而只要产生传递进位所需的Ggroup和Pgroup信号即可。而有些位置，由于进位链设计的实际需要，要需要利用4位加法器模块产生的进位信号，而不必采用传递逻辑产生的进位信号，而不必采用传递逻辑产生的进位信号，具体的情况还是有区别的。为了充分利用图3中产生的相关信号的复位，在进位信号C4的产生电路部分，进位链方向上的逻辑级数只有两组，可以说还是比较简单了。可是，综合前面所谈到的4位加法器的电路，可以发现有一些中间信号（Pi和Gi）的负载是不均衡的，如P2的负载比P3或P4要重很多。所以在设计的时候，如果考虑到尽量降低版图的复杂程度，就要在面积上做出适当的牺牲，尽量以最大负载进行考虑，使得器件的设计符合时延上的要求；同时还要充分考虑到在深亚微米工艺条件下导线的时延问题，即设计的电路不但要考虑到所承受的器件的负载，而且还要结合版图设计中实现的导线负载，定出上述电路的合理尺寸。
2．2 传递逻辑电路实现
完成上述基本4位加法器的电路设计后，要构造一个完整的32位加法器还需借助于传递逻辑电路。传递逻辑电路要吧对4位加法器模块的进位进行传递，也可以对由两个4位加法器模块组成的8位加法器模块的进位进行传递。对于8位加法器模块，由于低4位的进行可以表示为C4=C0Ggroup+Pgroup，则8位加法器模块的进位为：
C8=C4Ggroup"+Pgroup"=Pgroup"(C0Ggroup+Pgroup)+Ggroup
=Pgroup"PgroupC0+Pgroup"Ggroup+Ggroup"
由此可以设计如图5和图6所示的两种进位传递逻辑电路。
2．3 溢出逻辑电路实现
设计中还采用了判断溢出的方法。当两个有符号数进行加减法运算时，若最高的数值位符号位的进位（本设计中的C30）值与符号位产生的进位（本设计中的C31）输出值不同，则表明加减运算产生了溢出。
由上述可知，加法器时延的关键路径在进位链上，而进行溢出判断所需要的信息C30与C31都在这条路径上。于是采用类似于进位跳加法器（Carry-Skip Adder）的方法，使得低位的进位快速跳位到高位，使C30与C31快速产生，具体实现如下：
①溢出的逻辑表达式推导
由于Joverflow=(C30+C31)%26;#183;Overflag(Overflag)表示当前ALU加法器进行有符号运算），需要进行溢出判断（它是ALU控制模块在译码阶段产生的，在指令执行阶段起始段就输出到数据通道，所以它不在关键路径上）。
对于C31与C30，有C31=C30P31+G31，所以
C30+C31=C30C31+C30C31
=（C27G28G29G30G31+C27P28P29P30P31G31） （1）
+（P28G28G29G30G31+G28P29P30P31G31）+P29G29G30G31+P30G30G31+G29P30P31G31+G30P31G31 （2）
显然，分式（1）是和进位链无关的一部分，可以在每一个流水线的指令执行阶段起始段很快得到，而分式（2）则是和进位链有关的部分，其具体逻辑值将取决于进位G27的值。分式（1）中高位的Gi和Pi都可以在进位C27到来之间预先得到，只要C27一到就可以进行逻辑判断，得到相应的逻辑。
所以令P1=G28G29G30G31+C27P28P29P30P31G31
P2=P28P29P30P31G31
Gtotal=式（2）
则 Overflow=(C30+C31)%26;#183;Overflag=(C27P1+C27P2+Gtotal) %26;#183;Overflag (3)
②溢出逻辑电路实现
根据式（3）的逻辑表达式，可设计出加法器溢出逻辑产生电路，如图7所示。
设计得到的32位加法器在SMIC流片后，经测试，运算速度在400MHz以上，满足设计要求，为后续浮点加法器的设计提供了很好的铺垫。
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