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本书是按照计算机组成原理教学大纲的要求，并参照全国联考大纲编写而成。全书共11章，主要内容包括：计算机系统概论、数据编码和表示、数据的机器运算、主存储器、存储系统、指令系统、中央处理器、指令流水线、...&&
1. 单项选择题
【例4-1-1】存储器是计算机系统的记忆设备，主要用来&&&&& 。
A. 存放数据&&&&&&&&&&&&&&& &&&&&& B. 存放程序&&&&&&&& C. 存放数据和程序&&&&& D. 存放微程序
解：存储器中不仅存放数据，还存放程序代码。本题答案为C。
【例4-1-2】存储器的随机访问方式是指&&&&& 。
A. 可随意访问存储器
B. 按随机文件访问存储器
C. 可对存储器进行读出与写入
D. 可按地址访问存储器任一编址单元，其访问时间相同且与地址无关
解：存储器的随机访问方式是指可按地址访问存储器任一编址单元，其访问时间相同且与地址无关。本题答案为D。
【例4-1-3】下列叙述中&&&&& 是正确的。
A. 主存可由RAM和ROM组成&&&&&&& &&&&&& B. 主存只能由RAM组成
C. 主存只能由ROM组成&&&&&&&&&&&&&&&&&&&&&&& &&&&&& D. 都不对
解：主存中的数据可读可写，所以主存不可能只由ROM组成，通常将固化的部分程序放在ROM中。本题答案为A。
【例4-1-4】下面叙述中错误的是&&&&& 。
A. RAM是可读可写存储器，ROM是只读存储器
B. ROM和RAM的访问方式相同，都采用随机访问方式进行读写
C. 系统的主存由RAM和ROM组成
D. 系统的主存都是用DRAM芯片实现的
解：系统的主存可用SRAM或DRAM等芯片实现。本题答案为D。
【例4-1-5】以下&&&&& 表示从主存M中读出数据。
A. M(MAR)&MDR&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& B. (MDR)&M(MAR)
C. M(MDR)&MAR&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& D. (MAR)&M(MDR)
解：从主存M中读出数据时，先要将MAR置为存储单元地址，再读出数据到MDR中。本题答案为A。
【例4-1-6】以下&&&&& 表示将数据写入主存M中。
A. M(MAR)&MDR&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& B. (MDR)&M(MAR)
C. M(MDR)&MAR&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& D. (MAR)&M(MDR)
解：写入主存M时，要先将MAR置为存储单元地址，再将MDR中的数据写到MAR指定的单元中。本题答案为B。
【例4-1-7】存储单元是指______。
A. 存放一个二进制信息位的存储元& &&&&&& B. 存放一个机器字的所有存储元集合
C. 存放一个字节的所有存储元集合& &&&&&& D. 存放两个字节的所有存储元集合
解：存储单元是若干个存储元的集合，它可以存放一个字或一个字节。本题答案为B。
【例4-1-8】存储器进行一次完整的读写操作所需的全部时间称为&&&&& 。
A. 存取时间& &&&&&&&&&&&&& B. 存取周期& &&&&&& C. CPU周期& &&&&&& &&&&&& D. 机器周期
解：存取时间是指从启动一次存储器操作到完成该操作所经历的时间，存取时间小于存取周期。本题答案为B。
【例4-1-9】若存储周期为250ns，每次读出16位，则该存储器的数据传送率为&&&&& 。
A. 4&106字节/秒&& &&&&&& B. 4&220字节/秒&&& C. 8&106字节/秒&& &&&&&& D. 8&220字节/秒
解：存储器的数据传送率也称为存储带宽，通常以位/秒或字节/秒为单位，本题中一秒有=4&106个存储周期，而每个存储周期读出16位（即2个字节），所以存储带宽=4&106&2=8&106字节/秒。本题答案为C。
【例4-1-10】若数据在存储器中采用以低字节地址为字地址的存放方式，则十六进制数H的存储字节顺序按地址由小到大依次是&&&&& 。
A. && &&&&&&&&&&&&& B. && &&&&&& C. && &&&&&& &&&&&& D.
解：该存放方式是小端次序方案，即将最低有效字节存储在最小地址位置。本题答案为B。
【例4-1-11】数据在主存中按整数边对齐存储的主要优点是&&&&& 。
A. 访存速度快&&&& &&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& B. 节省主存空间
C. 指令字的规格化&&&&& &&&&&&&&&&&&&&&&&&&&&&&&&&& D. 指令的优化
解：数据在主存中按整数边对齐存储，使得CPU在一个总线周期就能完成一个字的传输，否则就得启动两个或两个以上的总线周期来完成，所以其主要优点是提高访问速度，减少周期浪费。本题答案为A。
【例4-1-12】某计算机字长为32位，存储器容量为16MB，CPU按半字寻址，其可寻址的单元数是&&&&& 。
A. 224&&&& &&&&&&&&&&&&&&&&&&&& B. 223&&&&& &&&&&&&&&&&&& &&&&&& C. 222&&&&& &&&&&&&&&&&&& &&&&&& D. 221
解：16MB=224B，由于字长为32位，按半字（即16位，2个字节）寻址，其可寻址的单元数=224B/2B=223个。本题答案为B。
【例4-1-13】某计算机字长为32位，存储器容量为4MB，CPU按字寻址，其寻址范围是0~&&&&& 。
A. 220-1&&&&&&&&&&&&&&& &&&&&& B. 221-1& &&&&&&&&&&&&&&&&&&&& C. 223-1&&&&&&&&&&&&&&&&&&&&&& D. 224-1
解：4MB=222B，由于字长为32位，按字（即32位，4个字节）寻址时，其可寻址的单元数=222B/4B=220个，寻址范围是0～220-1。本题答案为A。
【例4-1-14】某计算机字长为16位，存储器容量为256KB，CPU按字节寻址，其寻址范围是&&&&& 。
A. 0～220-1&&&&&&&&&& &&&&&& B. 0～221-1&&&&&&&&&&&&&&&&& C. 0～219-1&&&&&&&&&&&&&&&&& D. 0～218-1
解：256KB=218B，按字节寻址，即可寻址的单元数=218B/1B=218个，其寻址范围是0～218-1。本题答案为D。
【例4-1-15】某计算机字长为16位，存储器容量为64KB，CPU按字寻址，其可寻址的单元数是&&&&& 。
A. 64K&&&&&&&&&&&&&&&&& &&&&&&&&&&&&& B. 32KB&&&&&&&&&&&&&&&&&&&&&& C. 32K&&&&&&&&&&&&&&&&&&&&&&&& D. 64KB
解：64KB=216B，由于字长为16位，按字（即16位，2个字节）寻址时，其可寻址的单元数=216B/2B=215个=32K个。本题答案为C。
【例4-1-16】SRAM写入数据的条件是&&&&& 。
A. AB有效比=0早到达&&&&&&&&&&&&&&&&&& &&&&&& B. AB有效与=0同时到达
C. AB有效比=0迟到达&&&&&&&&&&&&&&&&&& &&&&&& D. AB有效与=0同时到达
解：SRAM的写周期为：地址有效&CS有效&数据有效&写命令有效（数据输入）&CS复位&地址撤销。这里AB为地址线，为读写信号，为了正确写入，AB有效比=0早到达。本题答案为A。
【例4-1-17】以下类型的存储器中速度最快的是&&&&& 。
A. DRAM&&&&&&&&&&&&&&&&&&& B. ROM&&&&&&&&&&&&&&& &&&&&& C. EPROM&&&&&&&&&&& &&&&&& D. SRAM
解：SRAM（静态随机存取存储器）不需要刷新，所以速度最快。本题答案为D。
【例4-1-18】以下4种类型的半导体存储器中，以传输同样多的字为比较条件，则读出数据传输率最高的是&&&&& 。
A. DRAM&&&&&&&&&&&&&&&&&&& B. SRAM&&&&&&&&&&&&& &&&&&& C. FLASH&&&&&&&&&&&& &&&&&& D. E2PROM
解：由于SRAM不需要动态刷新，所以比DRAM速度更快。本题答案为B。
【例4-1-19】静态半导体存储器SRAM&&&&& 。
A. 在工作过程中，存储内容保持不变&&&& &&&&&& B. 在断电后信息仍能维持不变
C. 不需要动态刷新&&&&&&&&&&&& &&&&&&&&&&&&&&&&&&&&&&&&&&& D. 芯片内部有自动刷新逻辑
解：SRAM不需要动态刷新，而DRAM需要动态刷新。本题答案为C。
【例4-1-20】动态RAM的特点是&&&&& 。
A. 工作中存储内容动态地变化
B. 工作中需要动态地改变访存地址
C. 每隔一定时间刷新一遍
D. 每次读出后需要根据原存内容全部刷新一遍
解：与SRAM相比，DRAM的特点是需要动态刷新。本题答案为C。
【例4-1-21】和静态RAM相比，动态RAM具有&&&&& 优点。
A. 容量能随应用任务的需要动态变化&&&& &&&&&& B. 成本低、功耗低
C. 掉电后内容不会丢失&&&&& &&&&&&&&&&&&&&&&&&&&&&&&&&& D. 内容不需要再生
解：DRAM和SRAM相比成本和功耗更低。本题答案为B。
【例4-1-22】DRAM的刷新是以&&&&& 为单位进行的。
A. 存储单元& &&&&&&&&&&&&& B. 行&&&&& &&&&&&&&&&&&& &&&&&& C. 列&&&&& &&&&&&&&&&&&& D. 存储元
解：DRAM以行为单位进行刷新。本题答案为B。
【例4-1-23】在DRAM中，常用的片选信号是&&&&& 。
A. RAS&&&&&&&&&&&&&&&& &&&&&& B. CAS&&&&&&&&&&&&&&&& &&&&&& C. RAS和CAS&&&& D. CS
解：DRAM中的地址信号分为行地址和列地址，两者分别从同一引脚输入，为了区分行、列地址，可采用不同的控制信号，先是RAS有效，将行地址送入并暂存，然后CAS有效，将列地址送入。由于DRAM中没有专用的片选信号CS，当RAS有效后就开始工作，所以RAS又相当于片选信号的作用。本题答案为A。
【例4-1-24】某SRAM芯片，其存储容量为64K&16位，该芯片的地址线和数据线数目为&&&&& 。
A. 64、16&&&&& &&&&&&&&&&&&& B. 16、64&&&&& &&&&&& &&&&&& C. 64、8 &&&&&&&&&&&&& D. 16、16
解：该芯片为16位，所以数据线为16根，寻址空间64K=216，所以地址线为16根。本题答案为D。
【例4-1-25】某DRAM芯片，其存储容量为512K&8位，该芯片的地址线和数据线数目为&&&&& 。
A. 8、512&&&&& &&&&&&&&&&&&& B. 512、8&&&&& &&&&&& &&&&&& C. 18、8 &&&&&&&&&&&&& D. 19、8
解：该芯片为8位，所以数据线为8根，寻址空间512K=219，所以地址线为19根。本题答案为D。
【例4-1-26】某DRAM芯片，其存储容量为16K&32位，其地址线和数据线的总数和是&&&&& 。
A. 32&&&&& &&&&&&&&&&&&&&&&&&&& B. 48&&&&& &&&&&&&&&&&&& &&&&&& C. 18&&&&& &&&&&&&&&&&&& D. 46
解：16K&32=214&32，所以地址线是14根，数据线是32根，地址线和数据线的总数=14+32=46。本题答案为D。
【例4-1-27】某主存容量为32KB，由16片16K&1位（内部采用128&128存储阵列）的DRAM芯片采用字和位同时扩展构成。若采用集中式刷新方式，且刷新周期为2ms，那么所有存储元刷新一遍需要&&&&& 个存储周期。
A. 128&&& &&&&&&&&&&&&&&&&&&&& B. 256&&&& &&&&&&&&&&&&& C. 1024&& &&&&&&&&&&&&& D. 16384
解：集中式刷新方式是所有行都刷新一次，由于DRAM芯片内部采用128&128存储阵列，刷新一行需要一个存储周期，所以共需要128个存储周期。本题答案为A。
一个存储器可能由多个DRAM芯片构成，所有DRAM芯片的刷新是并行进行的。本题中的刷新时间只需考虑一个DRAM芯片，这样要满足128&存储周期&2ms，即存储周期&15.625&s，否则DRAM中的信息就丢失了。
【例4-1-28】某SRAM芯片，其存储容量为512&8位，包括电源端和接电线，该芯片引出线的数目应为&&&&& 。
A. 23&&&&& &&&&&&&&&&&&&&&&&&&& B. 25&&&&& &&&&&&&&&&&&& C. 50&&&&& &&&&&&&&&&&&& D. 19
解：该芯片8位，所以数据线为8根，寻址空间512=29，所以地址线为9根，加上电源端和接电线两根，总共引出线数目=8+9+2=19根。本题答案为D。
【例4-1-29】某存储器容量为32K&16位，则&&&&& 。
A. 地址线为16根，数据线为32根& &&&&&& B. 地址线为32根，数据线为16根
C. 地址线为15根，数据线为16根&& &&&&&& D. 地址线为15根，数据线为32根
解：该芯片16位，所以数据线为16根，寻址空间32K=215，所以地址线为15根。本题答案为C。
【例4-1-30】若RAM中每个存储单元为16位，则下面所述正确的是&&&&& 。
A. 地址线也是16位&&&&&&&&&&&&&&&&& &&&&&&&&&&&&& B. 地址线与16无关
C. 地址线与16有关&&&&&&&&&& &&&&&&&&&&&&&&&&&&&& D. 地址线不得少于16位
解：地址线只与RAM的存储单元个数有关，而与存储单元的字长无关。本题答案为B。
【例4-1-31】在存储器芯片中，地址译码采用双译码方式是为了&&&&& 。
A. 扩大寻址范围&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& B. 减少存储单元数目
C. 增加存储单元数目&&&&&&&&&&&&&&&&&&&&&&&&&&&&& D. 减少存储单元的选通线数目
解：若输出状态为2n个，采用单译码方式时需要n根，若采用双译码方式，则每一个译码器有n/2个输入端，它可以有2n/2个输出状态，则此地址译码器就共有2n/2&2n/2＝2n个输出状态，而输出线却只有2n/2+2n/2＝2&2n/2根。本题答案为D。
【例4-1-32】DRAM地址分两次输入（行选通RAS，列选通CAS）的目的是&&&&& 。
A. 提高速度&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& B. 减少芯片引出线&&&&&
C. 刷新&&&&&&&&&&&&&&& &&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& D. 电平需要
解：解释同上例。本题答案为B。
【例4-1-33】在1K&1位的存储芯片中，采用双译码方式，译码器的输出信号有&&& 条。
A. 1024&&&&&&&&&&&&&&&&&&&&&&& &&&&&& B. 64&&&&& &&&&&&&&&&&&& C. 32&&&&&&&&&&&&&&&&&&& D. 10
解：1K=210=25&25=32&32，采用双译码方式时构成一个32&32的方阵，译码器的输出信号（即选择线条数）=32+32=64。本题答案为B。
【例4-1-34】U盘属于&&&&& 类型的存储器。
A. 高速缓冲存储器&&&&&&&&&&& B. 主存储器&&&&&&&& C. 只读存储器&&&&& D. 随机存取存储器
解：U盘是一种闪速存储器，属于半导体只读存储器类型，尽管它可读可写，但的次数是有限的。本题答案为C。
【例4-1-35】下列存储器中可电改写的只读存储器是&&&&& 。
A. E2PROM&&&&&&&&&&&&&&&& &&&&&& B. EPROM&&&&&&&&&&& C. ROM&&&&&&&&&&&&&&& D. RAM
解：E2PROM可用电的方法写入和清除其内容，其电压和清除电压均与微机CPU的5V工作电压相同，不需要另加电压。本题答案为A。
【例4-1-36】以下说法正确的是&&&&& 。
A. EPROM是可改写的，因而也是随机存储器的一种
B. EPROM是可改写的，但它不能作为随机存储器
C. EPROM只能改写一次，故不能作为随机存储器用
D. EPROM是只能改写一次的只读存储器
解：EPROM是可改写的，允许改写多次，但改写的次数是有限的，所以不适合作为随机存储器。本题答案为B。
【例4-1-37】某内存若为16MB，则表示其容量为&&&&& KB。
解：16MB=16&1024KB=16384KB。本题答案为：16384。
【例4-1-38】存储器读出时，CPU需要先给出& ①& ，再给出& ②& ，最后才能取走数据。
解：本题答案为：① 存储器地址 ② 读命令。
【例4-1-39】存储器芯片中采用行、列地址译码方案的好处是& &&&&和&&&&& 。
解：本题答案为：节省芯片引出脚个数，节省译码电路。
【例4-1-40】存储器带宽是指& ①& ，提高带宽的方法是& ②& 、& ③& 和& ④& 。
解：本题答案为：① 存储器带宽又称为数据传输率，表示每秒从主存读/写信息的最大数量 ② 缩短存取周期 ③ 增加存储字长 ④ 增加存储体个数。
【例4-1-41】某计算机字长为32位，存储器容量为256KB，CPU按字寻址，其可寻址的单元数是&&&&& 。
解：256KB=218B，由于字长为32位，按字即32位（4个字节）寻址时，其可寻址的单元数=218B/4B=216个=64K个。本题答案为64K。
【例4-1-42】计算机字长64位，主存容量为128MB，按字节编址，其寻址范围为&&&&& 。
解：主存容量为128MB，按字节编址，其地址编号为0~128M-1。本题答案为：0~128M-1。
【例4-1-43】计算机有64MB的主存，字长为4字节，那么在存储器中对单个字寻址时需要&&&&& 位地址。
解：主存容量为64MB，字长为4字节，所以主存字数=64MB/4B=16M=224。本题答案为：24。
【例4-1-44】若存储器存取周期为100ns，每次读/写1字节，则该存储器的数据传输率为&&&&& 。
解：Tm=100ns，存取速度=1/Tm，W=1字节=8位，所以数据传送速率=W&存取速度=8&107位/s。本题答案为：8&107位/s。
【例4-1-45】有静态RAM与动态RAM可供选择，在构成大容量主存时，一般就选择&&&&& 。
解：静态RAM的特点是存取速度快，但单位价格（每字节存储空间的价格）较高；动态RAM则是存取速度稍慢，但单位价格较低，所以考虑到价格因素，在构成大容量的存储器时一般选择动态存储器。本题答案为：动态存储器。
【例4-1-46】半导体静态存储器SRAM的存储原理是&&&&& 。
解：半导体静态存储器SRAM是由双稳态电路构成，并依靠其稳态的特性来保存信息；动态存储器DRAM是利用电容器存储电荷的特性来存储数据，依靠定时刷新和读后再生对信息进行保存，而ROM中的信息一经写入就不再变化。本题答案为：依靠双稳态电路。
【例4-1-47】动态存储器的特点是&&&&& 。
解：动态半导体存储器是利用电容存储电荷的特性记录信息，由于电容会放电，必须在电荷流失前对电容充电，即刷新。方法是每隔一段时间，根据原存内容重新写入一遍。本题答案为：需要定期刷新每个存储单元中存储的信息。
【例4-1-48】判断以下叙述是否正确。
（1）CPU访存时间由主存容量决定。
（2）ROM和RAM在主存中是单独编址的。
（3）ROM中任一单元可随机访问。
（4）DRAM是破坏性读出，因此需要读后重写。
（5）半导体存储器加电后才能存储数据，断电后数据就丢失了，因此EPROM做成的存储器，加电后必须重写原来的内容。
解：（1）错误。由于主存是随机存取的，CPU访存时间与主存容量无关。
（2）错误。通常主存由ROM和RAM构成，它们是统一编址的。
（3）错误。ROM的内容只能随机地读出而不能写入。
（4）正确。
（5）错误。EPROM是只读存储器的一种，具有非易失性，即断电后所存储的信息不会消失。
【例4-1-49】有一个16K&16位的存储器，由多个1K&4位的DRAM芯片构成（芯片内是64&64结构），回答以下问题：
（1）总共需要多少RAM？
（2）若采用异步刷新方式，如果单元刷新间隔不超过2ms，则刷新周期是多少？
（3）若采用集中刷新方式，存储器刷新一遍最少需要多少个刷新周期？设存储器的读写周期为0.5&s，死区占多少时间？死时间率为多少？
解：（1）所需DRAM芯片数=(16K&16)/(1K&4)=64片。
（2）若采用异步刷新方式，则需要在2ms时间内分散地把芯片的64行刷新一遍，所以刷新的时间间隔=2ms/64=31.25&s，即刷新周期约为31&s。
（3）若采用集中刷新方式，设T为刷新周期，DRAM芯片中所有行同时进行刷新，则所需刷新时间=64T。因为存储器的刷新周期为0.5&s，所以刷新周期也为0.5&s，死区=0.5&s&64=32&s，死时间率=32&s&2ms=1.6%。
【例4-1-50】某16K&1位的DRAM存储芯片的读/写周期Tm=0.1&s，设芯片的最大刷新间隔不允许超过2ms（1ms=103&s），否则有可能丢失信息。回答以下问题：
（1）刷新周期是多少？将DRAM存储芯片刷新一遍需要多少个刷新周期？
（2）若采用分散刷新方式，则刷新信号周期是多少?
（3）若采用集中刷新方式，则将DRAM芯片刷新一遍需要多少时间?不能提供读写服务的百分比是多少？
解：（1）所谓刷新操作就是周期性地按行对所有的存储单元进行读操作，但不输出。将读出数据再写回原存储单元。显然刷新操作等于一次读操作加上一次写操作，所以刷新周期=2&读/写周期=2&0.1&s=0.2&s。
由于存储芯片内一般采用行、列两维译码，而且当行、列根数相同时，译码阵列最简单。若DRAM芯片的地址线为N根，则行数为2N/2。
一个16K&1位芯片共有14（214=16K）根地址线，按行数=列数计算，片内共有27=128行。由于刷新是按行进行，同一行的各存储单元的刷新同时进行，所以刷新一遍共需128个刷新周期。
（2）分散刷新就是把刷新平均分散在2ms的间隔时间内，刷新周期就是相邻两行刷新间隔时间，即刷新信号周期=允许的最大刷新间隔时间/行数，在2ms内把128行刷新一遍，故刷新信号的周期为：2ms/128=15.625&s，可取刷新信号周期为16&s。
（3）集中刷新就是在2ms的时间间隔内，留出一段时间，集中对RAM进行刷新，刷新期内不对外提供读/写服务。
采用集中刷新方式，将DRAM芯片全部存储单元刷新一遍所需的时间是：存储器行数&刷新周期=128&0.2&s=25.6&s。
存储器不能提供读/写服务的时间就是将全部存储单元刷新一遍所需的时间，所以主存不能提供读写服务的百分比=25.6&s/2ms=1.28%。
刷新周期是指对DRAM两次刷新的时间间隔。上述两题中，前一题中认为刷新周期=读/写周期（存取周期），后一题中认为刷新周期=2&读/写周期，这两种理解都没有错误。通常情况下，如果没有特别指出刷新操作由一次读操作加上一次写操作来实现，可按前一题的方法来处理。
【例4-1-51】简述闪存和E2PROM有何差别？
解：闪存与E2PROM相像，都是属于电可擦除的可编程的只读存储器，闪存只能按数据块整块擦除，但擦除时间比E2PROM快，读出时间也快，通常小于90ns，可代替ROM使用。E2PROM的擦除过程分两步进行，先擦除该单元的原有数据，再在下一个写周期中将新的数据写入，写操作允许信号在10ms以上，速度较慢。
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计算机组成原理习题答案3
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本书是按照计算机组成原理教学大纲的要求，并参照全国联考大纲编写而成。全书共11章，主要内容包括：计算机系统概论、数据编码和表示、数据的机器运算、主存储器、存储系统、指令系统、中央处理器、指令流水线、...&&
1. 单项选择题
【例4-3-1】双口RAM之所以能高速进行读/写，是因为其采用&&&&& 。
A. 高速芯片&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& B. 两套相互独立的读写电路
C. 流水技术&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& D. 新型器件
解：双口RAM配有两套相互独立的读写电路，可以同时读/写。本题答案为B。
【例4-3-2】双口RAM在&&&&& 情况下会发生读/写冲突。
A. 左端口和右端口的地址码不同&&&&&&&&&&&&&&&&&& B. 左端口和右端口的地址码相同
C. 左端口和右端口的数据码不同&&&&&&&&&&&&&&&&&&& D. 左端口和右端口的数据码相同
解：当左端口和右端口的地址码相同时会发生读/写冲突。本题答案为B。
【例4-3-3】以下叙述中正确的是&&&&& 。
Ⅰ.双端口存储器可以同时访问同一区间、同一单元
Ⅱ.当两个端口的地址码相同时，双端口存储器必然会发生冲突
Ⅲ.高位多体交叉存储器的设计依据是程序的局部性原理
Ⅳ.高位四体交叉存储器可能在一个存储周期内连续访问4个模块
A. 仅Ⅰ、Ⅲ&&&&&&&& &&&&&& B. 仅Ⅱ、Ⅲ&&&&&&&& &&&&&& C. 仅Ⅰ、Ⅳ&&&&&&&& &&&&&& D. 仅Ⅰ
解：双端口存储器有两组相互独立的地址线、数据线和读写控制线，因此可以同时访问同一区间。当两个端口的地址码相同时，双端口存储器的读操作不会发生冲突，写操作会发生冲突。由于高位多体交叉存储器中单个存储器中的字是连续存放的，不能保证程序的局部性原理，而由于低位多体交叉存储器交叉存放，因此满足程序的局部性原理。高位四体交叉存储器仍可能一次连续读出彼此地址相差一个存储体容量的4个字，但这样读的概率较小。本题答案为C。
【例4-3-4】多体交叉存储器主要解决的问题是&&&&& 。
A. 扩充主存容量&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& B. 提高主存数据传输率
C. 减少主存芯片数量&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& D. 简化线路结构
解：多体交叉存储器主要解决的问题是提高主存存取速度。本题答案为B。
【例4-3-5】多模块交叉存储器实际上是一种模块式的存储器，它能&&&&& 独立的读写操作。
A. 并行执行多个&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& B. 串行执行多个
C. 并行执行一个&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& D. 串行执行一个
解：多模块交叉存储器中，各模块可以并行读写操作。本题答案为A。
【例4-3-6】一个4体并行低位交叉存储器，每个模块的容量是64K&32位，存取周期为200ns，在以下说法中，&&&&& 是正确的。
A. 在200ns内，存储器能向CPU提供256位二进制信息
B. 在200ns内，存储器能向CPU提供128位二进制信息
C. 在50ns内，每个模块能向CPU提供32位二进制信息
解：对CPU来说，它可以在一个存取周期内连续访问4个模块，32位&4=128位。本题答案为B。
【例4-3-7】采用4体并行低位交叉存储器，每个模块的容量是32K&16位，存取周期为400ns，在以下说法中，&&&&& 是正确的。
A. 在0.1&s内，存储器能向CPU提供26位二进制信息
B. 在0.1&s内，存储器能向CPU提供16位二进制信息
C. 在0.4&s内，存储器能向CPU提供26位二进制信息
解：400ns=0.4&s，16位&4=64位=26位。本题答案为C。
【例4-3-8】双口RAM和多模块交叉存储器属于并行存储器，前者采用& ①& 并行技术，后者采用& ②& 并行技术。
解：本题答案为：① 空间 &② 时间。
【例4-3-9】双口RAM的特点是& ① &，主要原因是一个存储器设置& ②& 电路。
解：本题答案为：① 存取速度较快 ② 两套独立的读/写。
【例4-3-10】多体交叉存储方案由多个& ①& 存储模块组成，每个模块可以& ②& 读/写工作，利用多个模块轮流交叉重叠工作，可以& ③& 。
解：本题答案为：① 独立读/写 ② 单独 ③ 提高存取速度。
【例4-3-11】由4个模块组成的多体交叉存储器采用低位地址作为体地址（体号），数据按& ①& 顺序存放，可以& ②& 。
解：本题答案为：① 存储模块编号 ② 提高存取速度。
【例4-3-12】多体并行方式有两种，其中高位交叉编址的多体存储器中，程序& ①& 存放，而低位交叉编址的多体存储器中，程序& ②& 。
解：本题答案为：① 按体内地址顺序 ② 连续存放在相邻体中。
【例4-3-13】判断以下叙述是否正确。
（1）在双口RAM中，当两个端口不同时对同一地址单元存取数据时就不会出现读/写冲突。
（2）采用多体交叉存储器时，当连续访问的存储单元位于同一存储体时可获得较高的存取速度。
（3）采用多体交叉存储器不仅能提高读/写速度，而且不会出现冲突。
（4）有M个存储体的高位交叉编址的多体存储器是采用模M编址方式。
解：（1）正确。
（2）错误。采用多体交叉存储器时，当连续访问的存储单元位于不同的存储体时可获得较高的存取速度。
（3）错误。
（4）错误。有M个存储体的低位交叉编址的多体存储器是采用模M编址方式。
【例4-3-14】并行存储器有哪几种编址方式？简述低位交叉编址存储器的工作原理。
解：并行存储器有单体多字、多体单字和多体多字等几种。多体交叉访问存储器可分为高位交叉编址存储器和低位交叉编址存储器。低位交叉编址又称为横向编址，连续的地址分布在相邻的存储体中，而同一存储体内的地址都是不连续的。存储器地址寄存器的低位部分经过译码选择不同的存储体，而高位部分则指向存储体内的存储字。如果采用分时启动的方法，可以在不改变每个存储体存取周期的前提下，提高整个主存的速度。
【例4-3-15】设有8个模块组成的8体存储器结构，每个模块的存取周期为400ns，存储字长为32位。数据总线宽度为32位，总线传输周期为50ns，求顺序存储（高位交叉）和交叉存储（低位交叉）的存储器带宽。
解：8体存储器的总信息量=32B&8=256B。
对于8体高位交叉存储器，连续读出8个字所花的总时间：
t1=mT=8&400ns=3200ns=32&10-7s
对于8体低位交叉存储器，连续读出8个字所花费的总时间：
t2=T+(m&1)&=400ns+(8-1)&50ns=750ns=7.5&10-7s
因此，高位交叉存储器的带宽=256/(32&10-7)=8&107bps。
低位交叉存储器的带宽=256/(7.5&10-7)=34&107bps。
【例4-3-16】在一个具有4个存储体的低位多体交叉存储器中，如果处理器的访存地址为以下十进制值。求该存储器比单体存储器的平均访问速率提高多少（忽略初启时的延迟）？
（1）、0003、&、0100
（2）、0006、&、0200
（3）、0009、&、0300
解：（1）各个访问操作可以交叉进行，访问速率可达到单体存储器的4倍。
（2）只有2个存储体交叉访问时，访问速率才可达到单体存储器的2倍。
（3）访问的存储体分别是3，2，1，0，3，&，各属于不同的存储体，访问速率可达到单体存储器的4倍。
【例4-3-17】若低位交叉的8体并行主存按字节编址，每个模块的读写宽度为两个字节，请给出8体交叉并行主存的编址情况图示，若每个模块的读写周期均为250ns，求8体交叉并行主存的带宽。若读操作所涉及的8个单元地址为下列两种情况，试分别计算这两种情况下8体交叉并行主存的实际带宽。
（1）8880H，8881H，8882H，8883H，8884H，8885H，8886H，8887H。
（2）8880H，8884H，8888H，888CH，8890H，8894H，8898H，889CH。
解：8体主存的编址如图4.33所示。每个方框代表一个模块，框内的十六进制数代表该模块的编址。由于按字节编址，每个模块每次读写两个字节，所以各模块的地址均是偶数，8个主存模块按低位交叉进行编址，所以各模块的最低一位十六进制数分别是0、2、4、6、8、A、C、E，体现了编址特点，其中X代表任意一位十六进制数。
8体交叉并行主存带宽应当是单个模块带宽的8倍：8&(2B/250ns)=64MB/s。
情况（1）的8个地址是连续的，涉及8体交叉并行主存储器的U0~U3共4个模块，U4~U7的读出没有意义，所以在这种情况下，并行主存的实际带宽为：4&(2B/250ns)=32MB/s。
情况（2）的8个字节地址不连续，仅涉及U0、U2、U4和U6共4个模块，而且每个模块中仅有1个字节的读出是有意义的，所以每次只能读出4个需要读的字节，4个字节的带宽为：4&(1B/250ns)=16MB/s。
图4.33& 8体交叉存储器的编址
【例4-3-18】有一个整型数组a[16]，该数组在4体低位交叉存储器中的存储位置如图4.34所示，CPU每隔1/4存储周期就启动一次访问操作，请问依次完成这16个字需要多少个存储周期？
图4.34 &存储位置
解：4个存储体交叉访问，在依次访问数据时没有发生冲突，可以保持每隔1/4存储周期启动一次访问操作的速度。第一个数据从启动到完成是1个存储周期，其余15个数据中每个数据都比前一个数据晚1/4个存储周期完成访问，总的访问时间=1+14&1/4=4.75个周期。
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