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直播数字电视精准广告服务系统设计（图）
摘要: 　　摘要：
　　数字电视广告是数字电视运营业务的主要收入来源，包括电视台的直播广告和数字电视运营商的EPG广告，直接影响着数字电视生态链的经济效益。直播数字电视广告从大众化广告向精准广告发展，能 ...
　　摘要：
　　数字电视广告是数字电视运营业务的主要收入来源，包括电视台的直播广告和数字电视运营商的EPG广告，直接影响着数字电视生态链的经济效益。直播数字电视广告从大众化广告向精准广告发展，能够增强用户观看数字电视直播节目体验，提升数字电视直播广告价值空间。本文介绍在中国特色广播电视体制下实现直播数字电视精准广告的一种解决方案。
　　随着我国广播电视数字化的进推进，我国有线数字电视用户已经突破两亿，数字电视已经进入快速发展机遇期。数字电视广告是数字电视运营业务的主要收入来源，包括电视台的直播广告和数字电视运营商的EPG广告，直接影响着数字电视生态链的经济效益。
　　国际上直播数字电视运作模式大多数是纵向的，即数字电视运营商负责直播频道的节目制作、节目播出、传输覆盖，系统是封闭的。而我国直播数字电视是横向结构，各级电视台负责本台直播频道的节目制作和节目播出，各级数字电视运营商负责集成各电视台的直播频道，传输覆盖其所属区域。数字电视运营商和电视台是多对多关系。
　　我国直播数字电视的横向运作模式，使得其广告的重大创新需要各电视台和各数字电视运营商之间共同合作，设计并建立系统性解决方案。因此，多年来，数字电视广告发展集中数字电视运营商端的开机、导航UI、频道切换、时移回看、VOD等多种EPG广告形态的应用，而数字电视用户收看直播节目时播放的广告内容是相同的，即大众化广告，这种广告投放的粗放性和无目标性弊端大大降低了直播数字电视广告自身价值。
直播数字电视精准广告服务系统设计（图）(2)直播数字电视精准广告服务系统设计（图）(3)直播数字电视精准广告服务系统设计（图）(4)直播数字电视精准广告服务系统设计（图）(5)
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Powered by系统框架与工作原理整个系统由核心控制模块F、音频采样编模块、视频分离模块、视频放大模块、视频和转换模块、并串/串并转换模块、光纤收发模块、控制模块和485数据传输模块。图1是该系统的系统框图。
图1 系统结构框图
系统的工作原理为：光端机系统分为两部分，分别为：发射机和接收机。在发射端，来自监视器或其他视频源的视频信号首先经过发射板上的视频网络去除干扰信号，然后对该视频信号进行视频分离和视频放大。视频分离模块得到视频信号的行、场同步信号以及奇偶场信号、视频钳位等重要的视频信息。接下来，对放大后的视频信号进行A/D转换，得到的数字化的视频信号送入系统主控核心GA中。与此同时，如果系统检测到了有音频信号的存在，则对其进行音频滤波、音频数字化采样以及音频。经过PCM编码后的音频信号，送入系统主控核心FPGA中。反向数据传输主要是485信号，该信号也送入到FPGA。这样，系统主控核心FPGA对来自不同模块的视频、音频、数据等信号整合，时分复用地将各个信号编码成8位并行信号流送入到并串转换模块。信号流经过并串转换后变成高速的信号驱动光纤收发模块以波分复用的方式完成了电/光变化和光发射。在光端机的接收端，经过以上的逆过程，完成对原始信号的恢复。
系统硬件组成1 FPGA核心控制器系统的核心控制部分是整个系统的心脏，为了满足对高速、多路数据流的实时处理，要求系统核心控制器必须有较高的工作和反应能力。其次，对于系统时分复用部分，为了信号的同步化，需要系统核心控制器内嵌RAM和FIFO等功能块。此外，同时作为嵌入式系统，处理器必须有着低功耗的要求。目前，FPGA处理器已经遍及工业控制、消费电子产品、通信系统等各类产品市场。按照低成本、低功耗、小体积、多功能及较为强大的数据处理能力，Ara公司CycloneII系列的EP1C3144是一个非常好的选择。
图2 视频分离硬件
2 视频分离模块视频信号中除了包含图像信号之外，还包括了行同步信号、行消隐信号、场同步信号、场消隐信号以及槽脉冲信号、前均衡脉冲、后均衡脉冲等，因此,若要对视频信号进行采集，就必须准确地把握各种信号间的逻辑关系。LM1881就是针对视频信号的同步分离而生产的，它为视频信号的处理提供了极大的方便。此处电路设计如图2所示。LM1881可以从0.5～2V的标准负极性NTSC制、PAL制、SECAM制视频信号中提取复合同步场同步、奇偶场识别等信号，这些信号都是图像数字采集所需要的同步信号，有了它们，便可确定采集点在哪一场，哪一行。LM1881也能对非标准的视频信号进行同步分离，通过固定的时间延迟产生默认的输出作为场同步输出。
图3 A/D转换硬件电路
3 A/D和D/A转换模块此处的A/D转换电路主要用来对视频滤波，放大后的视频信号进行数字化变换。电视图像信号的带宽理论计算值为7.37M，实际取5.5275MHz。由香农定理知，ADC的采样频率应该大于2倍的图像最高频率，所以ADC采用ADI公司的AD9280，工作频率为32MHz。该ADC具有良好的差分非线性度、模拟输入超出转换量程提示、内建自流回复和可调片内基准源等优势。
此处A/D转换电路设计如图3所示。
接收端A/D转换电路主要完成对数字化后的视频信号的模拟变换，还原出标准的视频信号。此处选用的为ADI公司的高速AD9708。
AD9708采用+3V或+5V单电源供电，两路输出，高达125MHz，建立时间不大于35ns，转换精度为1/4 LSB。在+5V电源供电的情况下，其功耗为175mW；在+3V电源供电的情况下，其功耗为45mW。
为了特殊的需要，AD9708还兼容8位、10位和12位并行数据输入。当AD9708被设置成8位数据输入时，只要把管脚1设为最高输入有效数据位（MSB），管脚8设为最低输入有效数据位（LSB）即可。引脚1（DB13）：最高输入有效数据位；引脚2～13（DB12～DB1）：数据输入端；引脚14（DB0）：最低输入有效。
4 并串/串并模块低压差分信号是由ANSI/TIA/EIA-644-1995定义的用于高速数据传输的物理层接口标准（LVDS）。它具有超高速(速率可达1.4Gb/s)、超低功耗和低电磁辐射等特性，因而是在铜介质上实现千兆位速率通信的优选方案。而总线形低压差分信号LVDS是LVDS技术在多点通信领域的扩展，它要求有更大的驱动电流(10mA)和更好的设计。
SN65LV1023和SN65LV1224是TI公司推出的10位总线型低压差分信号的应用芯片组。其中SN65LV1023是可将10位并行或TTL数据转换为具有内嵌时钟的高速串行差分数据流的串化器；而SN65LV1224则是接收该差分数据流并将它们转换为并行数据的解串器，它同时又可以重建并行时钟。采用该器件组进行数据串化时采用的是内嵌时钟，这样可有效地解决由于时钟与数据的不严格同步而制约高速传输的瓶颈问题。此处的硬件电路设计如图4所示。
图4 并串转化硬件示意图
系统软件设计系统软件主要是对系统控制核心的FPGA的编程。整个程序基于模块化、结构化的软件开发思想编写。所用的开发工具是Altera公司出品的FPGA集成开发环境QusII，开发语言采用当今比较流行的大规模Verilog开发语言。
系统软件功能实现了A/D控制模块、语音编码控制模块、并串转换控制模块、串并转换控制模块、D/A控制模块、语音解码控制模块和反向数据的收发控制模块。1 A/D控制模块A/D控制模块以FPGA为主控核心，为AD9280提供采样时钟；同时采集AD9280A/D转换后的数字量。
FPGA系统时钟频率为32MHz，对于AD9280的采样时钟为16MHz，对系统时钟进行二后提供给AD9280。同时，在分频后的输出时钟的上升沿对A/D转换的结果进行读取，读取的结果存入FPGA中进行下一步应用。程序如下所示。module AdControl(clk_in,reset,ad_data,clk_out,data_reg);input clk_in,input [0:7]ad_output clk_output [0:7]data_reg [0:7]data_reg clk_ always@(posedge
clk_in)beginif(reset)clk_out&=0;elseclk_out&=~clk_end& always@(posedge
clk_out)begindata_reg&=ad_&endendmodule其中，clk_in为FPGA系统输入时钟；clk_out为分频后提供给ADC的采样时钟；reset为复位端，高电平复位；ad_data是A/D转换后得到的数字量；data_reg用来存储A/D转换后的数字量。
2 语音编码控制模块语音编码控制模块主要完成对PCM编码芯片提供数据编码时钟、数据使能控制以及编码后的数据接收。此处程序如下所示。module PcmControl(clk_in,reset,tdd,tdc,tde,pcm_data);…… always@(posedge
clk_in)beginif(reset)begintdc&=0; endelsebeginif(cnt0==7)begintdc&=~cnt0&=0;endelsecnt0&=cnt0+1;endend always@(posedge
tdc)beginif(cnt1==140)begintde&=~cnt1&=0;endelsecnt1&=cnt1+1;end& always@(posedge
tdc)&begin&pcm_data&=&endendmodule其中，clk_in是FPGA系统时钟，reset为系统复位信号。信号tdd是PCM编码芯片的输出；信号pcm_data用来存放PCM编码数据；信号tdc是PCM编码时钟信号；信号tde是PCM编码使能时钟。
3 并串转换控制模块系统主控核心FPGA对数字化的视频、语音信号进行时分复用后，将视频语音混合信号送给并串转换器。并串转换模块主要实现对并串转换器的时序控制，使能控制和数据输入控制。此处的部分程序如下所示。moduleSnControl (clk_in,fpga_data,sn_clk,sn_data,sncontrol);input& clk_input [0:9]fpga_output [0:9]sn_output sn_clk,reg sn_clk,reg [0:9]sn_ always@(posedge
clk_in)& begin
&sn_clk&=~sn_ end& always &begin& sncontrol&=1;&end always@(posedge
sn_clk)&begin&sn_data&=fpga_&endendmodule其中，clk_in是FPGA系统时钟，信号sn_clk是并串转换器的转换时钟；信号fpga_data是FPGA对视频、语音时分复用编码后的数据；信号sn_data是并串转换器的输入数据；信号sncontrol是并串转换器的编码使能时钟。
4 D/A控制模块D/A控制模块主要用来控制AD9708，对来自串并转换后的数据，FPGA首先进行时分解复用，然后将视频信号部分发送给AD9708，同时配合DAC的转换时钟，该时钟信号是通过并串转换器恢复出来的发射端系统的发射时钟。
结语此套数字式光端机系统，实现了各个监控点和总监控室的信号远程传输。各监控点的摄像头传回视频信号，总监控室通过485数据接口线对各个摄像头进行远程控制。远程两端之间还可以进行话音通信。具有一定的使用价值和工程意义。
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