SD_verilog 该代码，只用了硬件描述语言 在完成对SD卡控制器的编写，经济 VHDL-FPGA-
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&详细说明：该代码，只用了硬件描述语言Verilog在完成对SD卡控制器的编写，经济实用-The code, only the hardware description language Verilog in the completion of the SD card controller to prepare, economical and practical
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&[] - SD card SDIO module send command and read response
&[] - 自己翻译的SD卡协议以及2410 SDI控制器的文档.
&[] - SD卡控制器IP. 兼容SD卡协议2.0。与wishbone bus 接口，方便与其他IP连接使用。
&[] - arm10_verilog.rar是基于arm10的verilog代码，对学习和理解 arm10的工作原理和做基于verilog的FPGA开发有帮助。
&[] - spi 翻译资料 7.2 SPI总线
SD卡信道由指令和数据位（起始位和结束位）组成，SPI信道由字节定向。
每一个指令或数据块由8位的字节和CS标志构成。类似SD卡协议, SPI通讯由
指令、响应和数据组成。全部的主机与SD卡之间的通信由主机控制。主机执行
每一跟CS标志为低的总线
&[] - 这个可以恢复所有金士顿U盘系统。 希望大家正常使用有图， 不要贩卖
&[] - SD Card的verilog模拟模型，可以配合开发SD Controller使用
&[] - SD-Card controller with FAT driver for a NIOS II in a DE2-70 board.
&[] - MPEG-4/AVC - H.264 CABAC decoder written in VHDL and synthesis on a Virtex 5
&[] - SD卡控制器，适合硬件工程师在FPGA内部实现SD 控制器a 用verilog实现除法器，调用了ip核，不仅有源代码，还有测试程序的时序编写 VHDL-FPGA-
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&详细说明：用verilog实现除法器，调用了ip核，不仅有源代码，还有测试程序的时序编写-verilog ise divider
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&[] - verilog格式的除法器，试过了，很好用，再也不要为触发器发愁了
&[] - 十六位的除法器，采用verilog hdl
&[] - 32位除法器
被除数和除数均为16位整数，16位小数
商为32位整数，16位小数
余数为16位整数，16位小数
Verilog HDL 代码
&[] - verilog写的控制quartus自带fifo ip核的程序
&[] - 四位有符号数字除法 用于basys2板子
&[] - 非常好用的小数除法器，verilog开发的。quartusii下综合通过
&[] - verilog很省资源的除法器，（用减法，需要时钟）验证通过
&[] - verilog代码实现的32位除以16位无符号整数除法器，在别人8位除法器的基础上改进完成，32个时钟周期完成一次运算。
&[] - 台湾大学电子所讲义，介绍srt-2算法以及更高基的算法
&[] - FPGA的一个IP内核，用来优化开方算法的源代码包。SRAM 使用Verilog语言编写的 读写程序,不用添加IP核,在Xilinx Spartan-6上运行通过,是很 VHDL-FPGA-
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&详细说明：使用Verilog语言编写的SRAM读写程序,不用添加IP核,在Xilinx Spartan-6上运行通过,是很好的Verlog程序-SRAM using Verilog language literacy program, do not add the IP core in Xilinx Spartan-6 run through, is a very good program Verlog
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&[] - 用Verilog HDL编写的VGA显示程序，可实现图像的显示，在DE2-70上测试通过，有很大的参考价值。
&[] - 通过UART从PC主机读取图片数据，并完成图片在VGA显示器上的显示
&[] - 使用Verilog语言编写的FIR滤波器,在Xilinx Spartan-6上运行通过,是很好的Verlog程序
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&[] - modelsim命令行的使用方法，基本的命令解释
&[] - Modelsim中文教程,有３篇讲Modelsim的资料，对新手是个很好的参考资料
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&[] - 在quatus2环境下编写的SRAM读写实验,verilog代码
&[] - SRAM的读写代码，对SRAM进行了乒乓操作，用VHDL语言进行设计，很有参考价值，甚至可以直接复制代码来进行自己的设计
&[] - SRAM控制器，含整个工程
vSRAM控制器，含整个工程
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在使用负载开关时，时序决定一切！
在使用负载开关时，时序决定一切！
　　对于一个终端用户来说，打开一个电子设备很简单；只需按下按钮就可以了。然而，需要花费大量的精力来创建一个平滑顺畅的加电体验。系统接通的过快将会导致由不可控的涌入电流大尖峰所引起的电源故障。对于那些基于微处理器或FPGA的应用来说，正确的运行需要特定的电源轨排序。有时候，在启用下游电路之前，最好让特定的子系统加电。使用负载开关来管理电源排序可以更轻松地为终端用户提供平滑顺畅的加电体验。
　　在大多数系统中，在一个设计中遍布着电容器，以确保不会出现电源轨压降。在最开始加电时，为这些电容器充电会导致涌入电流；而这个涌入电流会超过下游电路的最大电流额定值。如果听之任之，这会使得电压轨处于稳压之外，从而使系统进入不利的状态。不对涌入电流进行检查和限制也会损坏电路板连接器和电路板迹线，这是因为涌入电流超过了它们的承载能力。为了管理涌入电流，施加到电容负载上的电压需要具有一个受控的上升时间。所有德州仪器 （TI） 负载开关都具有一个集成软启动，而某些器件甚至提供针对变化电容负载的可调上升时间。图1显示的是这个集成软启动。
　　图1：一个为系统负载提供受控上升时间的负载开关
　　在电源和电容负载之间放置一个负载开关能够极大地降低接通/启用负载时的涌入电流。很多处理器和FPGA具有非常明确的电源排序要求，以及一个特定的电源轨接通顺序。负载开关使满足电源排序要求变得更加简单，从而实现针对每个电源轨的负载点控制。那么，为每个电源轨供电就简单到只需将正确的GPIO信号发送给正确的负载开关。图2显示了这个概念。
　　图2：为每个负载使用单独GPIO的电源排序
　　某些负载开关甚至具有一个电源正常 （PG） 信号；这个信号表示输出何时完全接通。通过将PG信号接至序列中下一个负载开关的启用引脚，对于所有电源轨来说，电源排序就只需要一个GPIO信号了。图3显示了这个配置。
　　图3：无需GPIO信号的电源排序
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