谁又cache控制器设计的verilog编程代码？不胜感激啊
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时间：2012-05-27 04:16
你的位置：
请求verilog高手指点程序问题！！！
新接触verilog，自己写了一段代码，用到了case的嵌套，但是一直执行内部的case，跳不出来，请高手指点迷津！
case(state)
idle: begin
case({A,B})
//four initial states of A and B
2'b00: begin
if(a2==0&a1==1&b1==b2==0) //a==b==0,but posedge of A comes first,A lead
dependa<=1;
//goto count the edge of A,AO and BO change according their counters
if(b2==0&b1==1&a1==a2==0) //a==b==0,but posedge of B comes first,B lead
dependb<=1;
state<= //goto count the edge of A,AO and BO change according their counters
else state<=
2'b01: begin
if(a1==a2==0&b2==1&b1==0) //A==0,B==1,but negedge of B comes first, A lead
dependb<=1;
if (b1==b2==1&a2==0&a1==1) //A==0,B==1,but posedge of A comes first,B lead
dependa<=1;
else state<=
2'b10: begin
if(a1==a2==1&b2==0&b1==1)//A==1,B==0,but posedge of B comes first, A lead
dependb<=1;
if(b1==b2==0&a2==1&a1==0)//A==1,B==0,but negedge of A comes first ,B lead
dependa<=1;
else state<=
2'b11: begin
if(b1==b2==1&a2==1&a1==0) //A==B==1,but negedge of A comes first,A lead
dependa<=1;
if(a1==a2==1&b2==1&b1==0) //A==B==1,but negedge of B comes first,B lead
dependb<=1;
else state<=
edgecount:
//state changes form edgecount to achange
else begin
//state changes form edgecount to bchange
else state<=
achange: begin
//state changes from change to edgecount
//AO changes
bchange: begin
//state changes from change to pulsecount
//BO changes
代码实现的任务是：检测原信号AB，先判断它们的初值，直接赋给AO、BO，然后哪个边沿先到，对应的输出信号跳变，然后跳出内部case，执行外部case的edgecount分支。但是实际上程序好像是一直在内部case中执行。
请路过的高手帮帮忙哦，不胜感激！>> lru_data_cache.v
lru_data_cache.v ( 文件浏览 )
/**********************************************************
Sub Level Least Recently Used Data Cache
FILE NAME: lru_data_cache.v
VERSION: 1.0
May 7th, 2002
Hossein Amidi
CODE TYPE: Register Transfer Level
DESCRIPTION: This module is the top level RTL code of LRU
Data Cache verilog code.
It will instantiate the following blocks in the ASIC:
1) Data Cache Way 0
2) Data Cache Way 1
3) Data Cache Way 2
4) Data Cache Way 3
Hossein Amidi
(C) April 2002
*********************************************************/
// DEFINES
`timescale 1ns / 10ps
// TOP MODULE
module lru_data_cache(// Inputs
cache_host_addr,
cache_host_cmd,
cache_request,
cache_host_datain,
cache_bus_grant,
cache_datain,
// Outputs
cache_host_dataout,
cache_hit,
cache_miss,
cache_bus_request,
cache_addr,
cache_cmd,
cache_dataout
// Parameter
¶meter.v&
input clk0;
input [padd_size - 1 : 0]cache_host_
input [cmd_size
- 1 : 0]cache_host_
input cache_
input [data_size - 1 : 0]cache_host_
input cache_bus_
input [data_size - 1 : 0]cache_
// Outputs
output [data_size - 1 : 0]cache_host_
output cache_
output cache_
output cache_bus_
output [padd_size - 1 : 0]cache_
output [cmd_size
- 1 : 0]cache_
output [data_size - 1 : 0]cache_
// Signal Declarations
wire clk0;
wire [padd_size - 1 : 0]cache_host_
wire [cmd_size
- 1 : 0]cache_host_
wire cache_
wire [data_size - 1 : 0]cache_host_
wire cache_bus_
wire [data_size - 1 : 0]cache_
reg [data_size - 1 : 0]cache_host_
reg cache_
reg cache_
wire cache_bus_
reg [padd_size - 1 : 0]cache_
reg [cmd_size
- 1 : 0]cache_
reg [data_size - 1 : 0]cache_
wire [cache_line_size - 1 : 0]data_cache_datain_way0;
wire [cache_line_size - 1 : 0]data_cache_datain_way1;
wire [cache_line_size - 1 : 0]data_cache_datain_way2;
wire [cache_line_size - 1 : 0]data_cache_datain_way3;
wire [cache_line_size - 1 : 0]data_cache_dataout_way0;
wire [cache_line_size - 1 : 0]data_cache_dataout_way1;
wire [cache_line_size - 1 : 0]data_cache_dataout_way2;
wire [cache_line_size - 1 : 0]data_cache_dataout_way3;
wire cache_
[cache_valid - 1 : 0]valid0;
[cache_valid - 1 : 0]valid1;
[cache_valid - 1 : 0]valid2;
[cache_valid - 1 : 0]valid3;
wire [cache_tag - 1 : 0]
wire [cache_tag - 1 : 0]read_tag0;
wire [cache_tag - 1 : 0]read_tag1;
wire [cache_tag - 1 : 0]read_tag2;
wire [cache_tag - 1 : 0]read_tag3;
/********* Internal Register of Data cache configuration *********/
reg [cache_reg_width - 1 : 0] cache_register [cache_reg_depth - 1 : 0];
// Assignment statments
assign cache_bus_request = cache_
assign cache_wr = (cache_host_cmd == 010) ? 1'b1 : 1'b0;
assign tag = cache_host_addr[23:5];
assign read_tag0 = data_cache_dataout_way0[50:32];
assign read_tag1 = data_cache_dataout_way1[50:32];
assign read_tag2 = data_cache_dataout_way2[50:32];
assign read_tag3 = data_cache_dataout_way3[50:32];
assign data_cache_datain_way0 = ({
valid0,tag,cache_datain
assign data_cache_datain_way1 = ({
valid1,tag,cache_datain
assign data_cache_datain_way2 = ({
valid2,tag,cache_datain
assign data_cache_datain_way3 = ({
valid3,tag,cache_datain
/********************************** Sub Level Instantiation *********************************/
data_cache_way0 data_cache_way0_0 (// Input
.A(cache_host_addr[4:0]),
.CLK(clk0),
.D(data_cache_datain_way0),
.WE(cache_wr),
.SPO(data_cache_dataout_way0));
data_cache_way1 data_cache_way1_0 (// Input
.A(cache_host_addr[4:0]),
.CLK(clk0),
.D(data_cache_datain_way1),
.WE(cache_wr),
.SPO(data_cache_dataout_way1));
data_cache_way2 data_cache_way2_0 (// Input
.A(cache_host_addr[4:0]),
.CLK(clk0),
.D(data_cache_datain_way2),
.WE(cache_wr),
.SPO(data_cache_dataout_way2));
data_cache_way3 data_cache_way3_0 (// Input
.A(cache_host_addr[4:0]),
.CLK(clk0),
.D(data_cache_datain_way3),
.WE(cache_wr),
.SPO(data_cache_dataout_way3));
// Generate the LRU talbe
always @(posedge reset or posedge clk0)
if(reset == 1'b1)
valid0 &= 2'b00;
valid1 &= 2'b00;
valid2 &= 2'b10;
valid3 &= 2'b10;
if((cache_wr == 1'b1) && (valid0 == 2'b00))
valid0 &= 2'b01;
if((cache_wr == 1'b1) && (valid0 == 2'b01))
valid0 &= 2'b00;
if((cache_wr == 1'b1) && (valid1 == 2'b00))
valid1 &= 2'b01;
if((cache_wr == 1'b1) && (valid1 == 2'b01))
valid1 &= 2'b00;
if((cache_wr == 1'b1) && (valid2 == 2'b10))
valid2 &= 2'b11;
if((cache_wr == 1'b1) && (valid2 == 2'b11))
valid2 &= 2'b10;
if((cache_wr == 1'b1) && (valid3 == 2'b10))
valid3 &= 2'b11;
if((cache_wr == 1'b1) && (valid3 == 2'b11))
valid3 &= 2'b10;
// Check for cache way validity, if matches generate the cache hit signal
// else generate cache miss signal
always @(posedge reset or posedge clk0)
if(reset == 1'b1)
cache_dataout &= 32'h0;
if((cache_request == 1'b1) && (cache_host_cmd == 001) && (read_tag0 == cache_host_addr[23:5]))
cache_hit &= 1'b1;
cache_dataout &= data_cache_dataout_way0[31:0];
if((cache_request == 1'b1) && (cache_host_cmd == 001) && (read_tag1 == cache_host_addr[23:5]))
cache_hit &= 1'b1;
cache_dataout &= data_cache_dataout_way1[31:0];
if((cache_request == 1'b1) && (cache_host_cmd == 001) && (read_tag2 == cache_host_addr[23:5]))
cache_hit &= 1'b1;
cache_dataout &= data_cache_dataout_way2[31:0];
if((cache_request == 1'b1) && (cache_host_cmd == 001) && (read_tag3 == cache_host_addr[23:5]))
cache_hit &= 1'b1;
cache_dataout &= data_cache_dataout_way3[31:0];
if((cache_request == 1'b1) && (cache_host_cmd == 001))
cache_miss &= 1'b1;
cache_dataout &= 32'h0;
cache_miss &= 1'b0;
cache_dataout &= 32'h0;
// Access to internal register by CPU address and command signals (write/read)
always @(posedge reset or posedge clk0)
if(reset == 1'b1)
cache_host_dataout &= 32'h0;
cache_register[0] &= 32'h0;
cache_register[1] &= 32'h0;
cache_register[2] &= 32'h0;
cache_register[3] &= 32'h0;
cache_register[4] &= 32'h0;
cache_register[5] &= 32'h0;
cache_register[6] &= 32'h0;
cache_register[7] &= 32'h0;
if(cache_host_cmd == 3'b010) // Write from Host to Cache internal Registers
case (cache_host_addr)
24'h080010: cache_register[0] &= cache_host_ // Status Register
24'h080011: cache_register[1] &= cache_host_ // Read Master Start Address
24'h080012: cache_register[2] &= cache_host_ // Write Master Start Address
24'h080013: cache_register[3] &= cache_host_ // Length in Bytes
24'h080014: cache_register[4] &= cache_host_ // Reserved
24'h080015: cache_register[5] &= cache_host_
// Reserved
24'h080016: cache_register[6] &= cache_host_ // Control
24'h080017: cache_register[7] &= cache_host_
// Reserved
if(cache_host_cmd == 3'b001) // Read from Cache internal Registers to Host
case (cache_host_addr)
24'h080010: cache_host_dataout &= cache_register[0];
24'h080011: cache_host_dataout &= cache_register[1];
24'h080012: cache_host_dataout &= cache_register[2];
24'h080013: cache_host_dataout &= cache_register[3];
24'h080014: cache_host_dataout &= cache_register[4];
24'h080015: cache_host_dataout &= cache_register[5];
24'h080016: cache_host_dataout &= cache_register[6];
24'h080017: cache_host_dataout &= cache_register[7];
always @(posedge reset or posedge clk0)
if(reset == 1'b1)
cache_addr &= 24'h0;
cache_cmd &= 3'h0;
cache_addr &= cache_bus_grant & cache_host_
cache_cmd &= cache_bus_grant & cache_host_
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Root57.00 B21-09-05 17:56
Repository15.00 B21-09-05 17:56
<img src='/images/file_icons/folder.png' alt='源码文件 '>&Template&0.00 B21-09-05 17:56
Entries.Old137.00 B21-09-05 18:15
Entries116.00 B21-09-05 18:15
Entries.Extra.Old107.00 B21-09-05 18:15
Entries.Extra86.00 B21-09-05 18:15
<img src='/images/file_icons/folder.png' alt='源码文件 '>&CVS&0.00 B21-09-05 17:56
SOC_Design.pdf69.26 kB06-06-02 06:16
Root57.00 B21-09-05 17:59
Repository32.00 B21-09-05 17:59
<img src='/images/file_icons/folder.png' alt='源码文件 '>&Template&0.00 B21-09-05 17:59
<img src='/images/file_icons/folder.png' alt='源码文件 '>&Entries.Old&0.00 B21-09-05 17:59
Entries48.00 B21-09-05 18:05
<img src='/images/file_icons/folder.png' alt='源码文件 '>&Entries.Extra.Old&0.00 B21-09-05 17:59
Entries.Extra18.00 B21-09-05 18:05
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6.87 kB06-06-02 06:38
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<img src='/images/file_icons/folder.png' alt='源码文件 '>&Template&0.00 B21-09-05 18:05
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Entries52.00 B21-09-05 18:05
<img src='/images/file_icons/folder.png' alt='源码文件 '>&Entries.Extra.Old&0.00 B21-09-05 18:05
Entries.Extra22.00 B21-09-05 18:05
<img src='/images/file_icons/folder.png' alt='源码文件 '>&CVS&0.00 B21-09-05 18:05
Top_level_tb.tf5.33 kB06-06-02 06:38
<img src='/images/file_icons/folder.png' alt='源码文件 '>&Test_Bench_Verilog&0.00 B21-09-05 18:05
Root57.00 B21-09-05 18:05
Repository23.00 B21-09-05 18:05
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Entries2.13 kB21-09-05 18:15
<img src='/images/file_icons/folder.png' alt='源码文件 '>&Entries.Extra.Old&0.00 B21-09-05 18:05
Entries.Extra906.00 B21-09-05 18:15
<img src='/images/file_icons/folder.png' alt='源码文件 '>&CVS&0.00 B21-09-05 18:05
2.10 kB06-06-02 06:38
4.49 kB06-06-02 06:38
18.53 kB06-06-02 06:38
2.08 kB06-06-02 06:38
1.62 kB06-06-02 06:38
939.00 B06-06-02 06:38
976.00 B06-06-02 06:38
1.13 kB06-06-02 06:38
8.24 kB06-06-02 06:38
1.16 kB06-06-02 06:38
3.03 kB06-06-02 06:38
5.78 kB06-06-02 06:38
5.84 kB06-06-02 06:38
1.94 kB06-06-02 06:38
3.47 kB06-06-02 06:38
2.74 kB06-06-02 06:38
2.74 kB06-06-02 06:38
2.74 kB06-06-02 06:38
2.74 kB06-06-02 06:38
1.47 kB06-06-02 06:38
3.34 kB06-06-02 06:38
7.05 kB06-06-02 06:38
2.47 kB06-06-02 06:38
7.39 kB06-06-02 06:38
4.24 kB06-06-02 06:38
5.30 kB06-06-02 06:38
2.78 kB06-06-02 06:38
2.78 kB06-06-02 06:38
2.78 kB06-06-02 06:38
2.78 kB06-06-02 06:38
44.36 kB06-06-02 06:38
8.60 kB06-06-02 06:38
9.19 kB06-06-02 06:38
3.75 kB06-06-02 06:38
3.46 kB06-06-02 06:38
2.39 kB06-06-02 06:38
2.11 kB06-06-02 06:38
1.57 kB06-06-02 06:38
8.20 kB06-06-02 06:38
47.48 kB06-06-02 06:38
2.07 kB06-06-02 06:38
892.00 B06-06-02 06:38
1.55 kB06-06-02 06:38
3.91 kB06-06-02 06:38
11.59 kB06-06-02 06:38
4.74 kB06-06-02 06:38
6.22 kB06-06-02 06:38
<img src='/images/file_icons/folder.png' alt='源码文件 '>&Verilog&0.00 B21-09-05 18:05
<img src='/images/file_icons/folder.png' alt='源码文件 '>&embedded_risc&0.00 B21-09-05 17:56
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Sorry!这位大神很神秘，未开通博客呢，请浏览一下其他的吧&&&&ARM9指令cache的verilog代码
&ARM9指令cache的verilog代码
这是我第一次上传资料，名称是ARM9指令cache的verilog代码，非常有用，我正在研究Cache，希望大家将来多交流。
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请求verilog高手指点程序问题！！！
新接触verilog，自己写了一段代码，用到了case的嵌套，但是一直执行内部的case，跳不出来，请高手指点迷津！
case(state)
idle: begin
case({A,B})
//four initial states of A and B
2'b00: begin
if(a2==0&a1==1&b1==b2==0) //a==b==0,but posedge of A comes first,A lead
dependa<=1;
//goto count the edge of A,AO and BO change according their counters
if(b2==0&b1==1&a1==a2==0) //a==b==0,but posedge of B comes first,B lead
dependb<=1;
state<= //goto count the edge of A,AO and BO change according their counters
else state<=
2'b01: begin
if(a1==a2==0&b2==1&b1==0) //A==0,B==1,but negedge of B comes first, A lead
dependb<=1;
if (b1==b2==1&a2==0&a1==1) //A==0,B==1,but posedge of A comes first,B lead
dependa<=1;
else state<=
2'b10: begin
if(a1==a2==1&b2==0&b1==1)//A==1,B==0,but posedge of B comes first, A lead
dependb<=1;
if(b1==b2==0&a2==1&a1==0)//A==1,B==0,but negedge of A comes first ,B lead
dependa<=1;
else state<=
2'b11: begin
if(b1==b2==1&a2==1&a1==0) //A==B==1,but negedge of A comes first,A lead
dependa<=1;
if(a1==a2==1&b2==1&b1==0) //A==B==1,but negedge of B comes first,B lead
dependb<=1;
else state<=
edgecount:
//state changes form edgecount to achange
else begin
//state changes form edgecount to bchange
else state<=
achange: begin
//state changes from change to edgecount
//AO changes
bchange: begin
//state changes from change to pulsecount
//BO changes
代码实现的任务是：检测原信号AB，先判断它们的初值，直接赋给AO、BO，然后哪个边沿先到，对应的输出信号跳变，然后跳出内部case，执行外部case的edgecount分支。但是实际上程序好像是一直在内部case中执行。
请路过的高手帮帮忙哦，不胜感激！Cadence 装在windows下面？你说的不是Windows下的Linux虚拟机吧？如果不是的话，你跟业界通常的做法就相隔很远了，会有数不清的问题而且没人帮得到你。
Verilog-AMS需要用Cadence Hierarchy Editor产生config view，在最新的版本中好像没什么特别的设置就可以运行了，除非你的问题特殊。旧版本有些麻烦，我都不愿用Verilog-AMS，直接用SpectreVerilog， 不过这个产品Cadence已经不支持了。
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新版的ADE环境里面就有混仿的选项，跟模拟电路仿真差不多。还有cadence做IC的有windows版吗？没有见过。
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& & 有linux版本嘛？可不可以提供一个下载版本呢？非常感激！！
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& & 我是刚刚接触cadence，之前我同学给了我一个window版本？这个也是别人给我提供的，对于cadence做混合仿真该安什么软件等等，非常不清楚，能不能在具体一点恩？非常感激啊！！
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windows版本的，真没有见过啊！
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平台已经搭建好了，现在就是入门了，希望快点，哪位有这么方面的教程& &上传下&&不胜感激啊&&呵呵
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楼主的candence是不是做板级电路的
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海仰望着天
& & 不是哈，我就是做一下模数混合仿真，
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论坛里linux下的cadence一堆，建议你还是别在win下折腾了。那么多软件，人人都在linux下，却不是人人都在win下，到时候你平台都搭不起来，还是开始就换了吧。
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请求verilog高手指点程序问题！！！
新接触verilog，自己写了一段代码，用到了case的嵌套，但是一直执行内部的case，跳不出来，请高手指点迷津！
case(state)
idle: begin
case({A,B})
//four initial states of A and B
2'b00: begin
if(a2==0&a1==1&b1==b2==0) //a==b==0,but posedge of A comes first,A lead
dependa<=1;
//goto count the edge of A,AO and BO change according their counters
if(b2==0&b1==1&a1==a2==0) //a==b==0,but posedge of B comes first,B lead
dependb<=1;
state<= //goto count the edge of A,AO and BO change according their counters
else state<=
2'b01: begin
if(a1==a2==0&b2==1&b1==0) //A==0,B==1,but negedge of B comes first, A lead
dependb<=1;
if (b1==b2==1&a2==0&a1==1) //A==0,B==1,but posedge of A comes first,B lead
dependa<=1;
else state<=
2'b10: begin
if(a1==a2==1&b2==0&b1==1)//A==1,B==0,but posedge of B comes first, A lead
dependb<=1;
if(b1==b2==0&a2==1&a1==0)//A==1,B==0,but negedge of A comes first ,B lead
dependa<=1;
else state<=
2'b11: begin
if(b1==b2==1&a2==1&a1==0) //A==B==1,but negedge of A comes first,A lead
dependa<=1;
if(a1==a2==1&b2==1&b1==0) //A==B==1,but negedge of B comes first,B lead
dependb<=1;
else state<=
edgecount:
//state changes form edgecount to achange
else begin
//state changes form edgecount to bchange
else state<=
achange: begin
//state changes from change to edgecount
//AO changes
bchange: begin
//state changes from change to pulsecount
//BO changes
代码实现的任务是：检测原信号AB，先判断它们的初值，直接赋给AO、BO，然后哪个边沿先到，对应的输出信号跳变，然后跳出内部case，执行外部case的edgecount分支。但是实际上程序好像是一直在内部case中执行。
请路过的高手帮帮忙哦，不胜感激！>> lru_data_cache.v
lru_data_cache.v ( 文件浏览 )
/**********************************************************
Sub Level Least Recently Used Data Cache
FILE NAME: lru_data_cache.v
VERSION: 1.0
May 7th, 2002
Hossein Amidi
CODE TYPE: Register Transfer Level
DESCRIPTION: This module is the top level RTL code of LRU
Data Cache verilog code.
It will instantiate the following blocks in the ASIC:
1) Data Cache Way 0
2) Data Cache Way 1
3) Data Cache Way 2
4) Data Cache Way 3
Hossein Amidi
(C) April 2002
*********************************************************/
// DEFINES
`timescale 1ns / 10ps
// TOP MODULE
module lru_data_cache(// Inputs
cache_host_addr,
cache_host_cmd,
cache_request,
cache_host_datain,
cache_bus_grant,
cache_datain,
// Outputs
cache_host_dataout,
cache_hit,
cache_miss,
cache_bus_request,
cache_addr,
cache_cmd,
cache_dataout
// Parameter
¶meter.v&
input clk0;
input [padd_size - 1 : 0]cache_host_
input [cmd_size
- 1 : 0]cache_host_
input cache_
input [data_size - 1 : 0]cache_host_
input cache_bus_
input [data_size - 1 : 0]cache_
// Outputs
output [data_size - 1 : 0]cache_host_
output cache_
output cache_
output cache_bus_
output [padd_size - 1 : 0]cache_
output [cmd_size
- 1 : 0]cache_
output [data_size - 1 : 0]cache_
// Signal Declarations
wire clk0;
wire [padd_size - 1 : 0]cache_host_
wire [cmd_size
- 1 : 0]cache_host_
wire cache_
wire [data_size - 1 : 0]cache_host_
wire cache_bus_
wire [data_size - 1 : 0]cache_
reg [data_size - 1 : 0]cache_host_
reg cache_
reg cache_
wire cache_bus_
reg [padd_size - 1 : 0]cache_
reg [cmd_size
- 1 : 0]cache_
reg [data_size - 1 : 0]cache_
wire [cache_line_size - 1 : 0]data_cache_datain_way0;
wire [cache_line_size - 1 : 0]data_cache_datain_way1;
wire [cache_line_size - 1 : 0]data_cache_datain_way2;
wire [cache_line_size - 1 : 0]data_cache_datain_way3;
wire [cache_line_size - 1 : 0]data_cache_dataout_way0;
wire [cache_line_size - 1 : 0]data_cache_dataout_way1;
wire [cache_line_size - 1 : 0]data_cache_dataout_way2;
wire [cache_line_size - 1 : 0]data_cache_dataout_way3;
wire cache_
[cache_valid - 1 : 0]valid0;
[cache_valid - 1 : 0]valid1;
[cache_valid - 1 : 0]valid2;
[cache_valid - 1 : 0]valid3;
wire [cache_tag - 1 : 0]
wire [cache_tag - 1 : 0]read_tag0;
wire [cache_tag - 1 : 0]read_tag1;
wire [cache_tag - 1 : 0]read_tag2;
wire [cache_tag - 1 : 0]read_tag3;
/********* Internal Register of Data cache configuration *********/
reg [cache_reg_width - 1 : 0] cache_register [cache_reg_depth - 1 : 0];
// Assignment statments
assign cache_bus_request = cache_
assign cache_wr = (cache_host_cmd == 010) ? 1'b1 : 1'b0;
assign tag = cache_host_addr[23:5];
assign read_tag0 = data_cache_dataout_way0[50:32];
assign read_tag1 = data_cache_dataout_way1[50:32];
assign read_tag2 = data_cache_dataout_way2[50:32];
assign read_tag3 = data_cache_dataout_way3[50:32];
assign data_cache_datain_way0 = ({
valid0,tag,cache_datain
assign data_cache_datain_way1 = ({
valid1,tag,cache_datain
assign data_cache_datain_way2 = ({
valid2,tag,cache_datain
assign data_cache_datain_way3 = ({
valid3,tag,cache_datain
/********************************** Sub Level Instantiation *********************************/
data_cache_way0 data_cache_way0_0 (// Input
.A(cache_host_addr[4:0]),
.CLK(clk0),
.D(data_cache_datain_way0),
.WE(cache_wr),
.SPO(data_cache_dataout_way0));
data_cache_way1 data_cache_way1_0 (// Input
.A(cache_host_addr[4:0]),
.CLK(clk0),
.D(data_cache_datain_way1),
.WE(cache_wr),
.SPO(data_cache_dataout_way1));
data_cache_way2 data_cache_way2_0 (// Input
.A(cache_host_addr[4:0]),
.CLK(clk0),
.D(data_cache_datain_way2),
.WE(cache_wr),
.SPO(data_cache_dataout_way2));
data_cache_way3 data_cache_way3_0 (// Input
.A(cache_host_addr[4:0]),
.CLK(clk0),
.D(data_cache_datain_way3),
.WE(cache_wr),
.SPO(data_cache_dataout_way3));
// Generate the LRU talbe
always @(posedge reset or posedge clk0)
if(reset == 1'b1)
valid0 &= 2'b00;
valid1 &= 2'b00;
valid2 &= 2'b10;
valid3 &= 2'b10;
if((cache_wr == 1'b1) && (valid0 == 2'b00))
valid0 &= 2'b01;
if((cache_wr == 1'b1) && (valid0 == 2'b01))
valid0 &= 2'b00;
if((cache_wr == 1'b1) && (valid1 == 2'b00))
valid1 &= 2'b01;
if((cache_wr == 1'b1) && (valid1 == 2'b01))
valid1 &= 2'b00;
if((cache_wr == 1'b1) && (valid2 == 2'b10))
valid2 &= 2'b11;
if((cache_wr == 1'b1) && (valid2 == 2'b11))
valid2 &= 2'b10;
if((cache_wr == 1'b1) && (valid3 == 2'b10))
valid3 &= 2'b11;
if((cache_wr == 1'b1) && (valid3 == 2'b11))
valid3 &= 2'b10;
// Check for cache way validity, if matches generate the cache hit signal
// else generate cache miss signal
always @(posedge reset or posedge clk0)
if(reset == 1'b1)
cache_dataout &= 32'h0;
if((cache_request == 1'b1) && (cache_host_cmd == 001) && (read_tag0 == cache_host_addr[23:5]))
cache_hit &= 1'b1;
cache_dataout &= data_cache_dataout_way0[31:0];
if((cache_request == 1'b1) && (cache_host_cmd == 001) && (read_tag1 == cache_host_addr[23:5]))
cache_hit &= 1'b1;
cache_dataout &= data_cache_dataout_way1[31:0];
if((cache_request == 1'b1) && (cache_host_cmd == 001) && (read_tag2 == cache_host_addr[23:5]))
cache_hit &= 1'b1;
cache_dataout &= data_cache_dataout_way2[31:0];
if((cache_request == 1'b1) && (cache_host_cmd == 001) && (read_tag3 == cache_host_addr[23:5]))
cache_hit &= 1'b1;
cache_dataout &= data_cache_dataout_way3[31:0];
if((cache_request == 1'b1) && (cache_host_cmd == 001))
cache_miss &= 1'b1;
cache_dataout &= 32'h0;
cache_miss &= 1'b0;
cache_dataout &= 32'h0;
// Access to internal register by CPU address and command signals (write/read)
always @(posedge reset or posedge clk0)
if(reset == 1'b1)
cache_host_dataout &= 32'h0;
cache_register[0] &= 32'h0;
cache_register[1] &= 32'h0;
cache_register[2] &= 32'h0;
cache_register[3] &= 32'h0;
cache_register[4] &= 32'h0;
cache_register[5] &= 32'h0;
cache_register[6] &= 32'h0;
cache_register[7] &= 32'h0;
if(cache_host_cmd == 3'b010) // Write from Host to Cache internal Registers
case (cache_host_addr)
24'h080010: cache_register[0] &= cache_host_ // Status Register
24'h080011: cache_register[1] &= cache_host_ // Read Master Start Address
24'h080012: cache_register[2] &= cache_host_ // Write Master Start Address
24'h080013: cache_register[3] &= cache_host_ // Length in Bytes
24'h080014: cache_register[4] &= cache_host_ // Reserved
24'h080015: cache_register[5] &= cache_host_
// Reserved
24'h080016: cache_register[6] &= cache_host_ // Control
24'h080017: cache_register[7] &= cache_host_
// Reserved
if(cache_host_cmd == 3'b001) // Read from Cache internal Registers to Host
case (cache_host_addr)
24'h080010: cache_host_dataout &= cache_register[0];
24'h080011: cache_host_dataout &= cache_register[1];
24'h080012: cache_host_dataout &= cache_register[2];
24'h080013: cache_host_dataout &= cache_register[3];
24'h080014: cache_host_dataout &= cache_register[4];
24'h080015: cache_host_dataout &= cache_register[5];
24'h080016: cache_host_dataout &= cache_register[6];
24'h080017: cache_host_dataout &= cache_register[7];
always @(posedge reset or posedge clk0)
if(reset == 1'b1)
cache_addr &= 24'h0;
cache_cmd &= 3'h0;
cache_addr &= cache_bus_grant & cache_host_
cache_cmd &= cache_bus_grant & cache_host_
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976.00 B06-06-02 06:38
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2.74 kB06-06-02 06:38
2.74 kB06-06-02 06:38
2.74 kB06-06-02 06:38
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7.05 kB06-06-02 06:38
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7.39 kB06-06-02 06:38
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2.78 kB06-06-02 06:38
2.78 kB06-06-02 06:38
2.78 kB06-06-02 06:38
2.78 kB06-06-02 06:38
44.36 kB06-06-02 06:38
8.60 kB06-06-02 06:38
9.19 kB06-06-02 06:38
3.75 kB06-06-02 06:38
3.46 kB06-06-02 06:38
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2.11 kB06-06-02 06:38
1.57 kB06-06-02 06:38
8.20 kB06-06-02 06:38
47.48 kB06-06-02 06:38
2.07 kB06-06-02 06:38
892.00 B06-06-02 06:38
1.55 kB06-06-02 06:38
3.91 kB06-06-02 06:38
11.59 kB06-06-02 06:38
4.74 kB06-06-02 06:38
6.22 kB06-06-02 06:38
<img src='/images/file_icons/folder.png' alt='源码文件 '>&Verilog&0.00 B21-09-05 18:05
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^_^"呃 ...
Sorry!这位大神很神秘，未开通博客呢，请浏览一下其他的吧&&&&ARM9指令cache的verilog代码
&ARM9指令cache的verilog代码
这是我第一次上传资料，名称是ARM9指令cache的verilog代码，非常有用，我正在研究Cache，希望大家将来多交流。
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请求verilog高手指点程序问题！！！
新接触verilog，自己写了一段代码，用到了case的嵌套，但是一直执行内部的case，跳不出来，请高手指点迷津！
case(state)
idle: begin
case({A,B})
//four initial states of A and B
2'b00: begin
if(a2==0&a1==1&b1==b2==0) //a==b==0,but posedge of A comes first,A lead
dependa<=1;
//goto count the edge of A,AO and BO change according their counters
if(b2==0&b1==1&a1==a2==0) //a==b==0,but posedge of B comes first,B lead
dependb<=1;
state<= //goto count the edge of A,AO and BO change according their counters
else state<=
2'b01: begin
if(a1==a2==0&b2==1&b1==0) //A==0,B==1,but negedge of B comes first, A lead
dependb<=1;
if (b1==b2==1&a2==0&a1==1) //A==0,B==1,but posedge of A comes first,B lead
dependa<=1;
else state<=
2'b10: begin
if(a1==a2==1&b2==0&b1==1)//A==1,B==0,but posedge of B comes first, A lead
dependb<=1;
if(b1==b2==0&a2==1&a1==0)//A==1,B==0,but negedge of A comes first ,B lead
dependa<=1;
else state<=
2'b11: begin
if(b1==b2==1&a2==1&a1==0) //A==B==1,but negedge of A comes first,A lead
dependa<=1;
if(a1==a2==1&b2==1&b1==0) //A==B==1,but negedge of B comes first,B lead
dependb<=1;
else state<=
edgecount:
//state changes form edgecount to achange
else begin
//state changes form edgecount to bchange
else state<=
achange: begin
//state changes from change to edgecount
//AO changes
bchange: begin
//state changes from change to pulsecount
//BO changes
代码实现的任务是：检测原信号AB，先判断它们的初值，直接赋给AO、BO，然后哪个边沿先到，对应的输出信号跳变，然后跳出内部case，执行外部case的edgecount分支。但是实际上程序好像是一直在内部case中执行。
请路过的高手帮帮忙哦，不胜感激！Cadence 装在windows下面？你说的不是Windows下的Linux虚拟机吧？如果不是的话，你跟业界通常的做法就相隔很远了，会有数不清的问题而且没人帮得到你。
Verilog-AMS需要用Cadence Hierarchy Editor产生config view，在最新的版本中好像没什么特别的设置就可以运行了，除非你的问题特殊。旧版本有些麻烦，我都不愿用Verilog-AMS，直接用SpectreVerilog， 不过这个产品Cadence已经不支持了。
UID1604&帖子1436&精华0&积分161713&资产161713 信元&发贴收入7765 信元&推广收入0 信元&附件收入32412 信元&下载支出15582 信元&阅读权限100&在线时间2015 小时&注册时间&最后登录&
新版的ADE环境里面就有混仿的选项，跟模拟电路仿真差不多。还有cadence做IC的有windows版吗？没有见过。
UID669467&帖子443&精华0&积分15839&资产15839 信元&发贴收入2325 信元&推广收入0 信元&附件收入13268 信元&下载支出2745 信元&阅读权限70&在线时间250 小时&注册时间&最后登录&
& & 有linux版本嘛？可不可以提供一个下载版本呢？非常感激！！
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& & 我是刚刚接触cadence，之前我同学给了我一个window版本？这个也是别人给我提供的，对于cadence做混合仿真该安什么软件等等，非常不清楚，能不能在具体一点恩？非常感激啊！！
UID7689&帖子2284&精华0&积分41935&资产41935 信元&发贴收入11915 信元&推广收入0 信元&附件收入18196 信元&下载支出20993 信元&阅读权限80&在线时间2830 小时&注册时间&最后登录&
windows版本的，真没有见过啊！
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平台已经搭建好了，现在就是入门了，希望快点，哪位有这么方面的教程& &上传下&&不胜感激啊&&呵呵
UID654024&帖子83&精华0&积分429&资产429 信元&发贴收入490 信元&推广收入0 信元&附件收入1138 信元&下载支出1531 信元&阅读权限20&在线时间113 小时&注册时间&最后登录&
楼主的candence是不是做板级电路的
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海仰望着天
& & 不是哈，我就是做一下模数混合仿真，
UID736141&帖子427&精华0&积分129291&资产129291 信元&发贴收入2265 信元&推广收入0 信元&附件收入6778 信元&下载支出10492 信元&阅读权限100&在线时间688 小时&注册时间&最后登录&
论坛里linux下的cadence一堆，建议你还是别在win下折腾了。那么多软件，人人都在linux下，却不是人人都在win下，到时候你平台都搭不起来，还是开始就换了吧。
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