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QuartusII开发原理图+.ppt83页
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QuartusII开发原理图+.ppt
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用原理图方法设计2-4译码器
2.下载验证 下载验证是将本次设计所生成的文件通过与计算机连接的下载电缆下载到实验平台上来验证此次设计是否符合要求。 2.3
QuartusⅡ的库资源
三种逻辑元件库 原理图资源库 2.3.1
原理图资源库 2.3.2
VHDL库的种类
4. VITAL库 USE 库名.程序包名.项目名 ； USE 库名.程序包名.ALL ；
LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.STD_ULOGIC ; USE IEEE.STD_LOGIC_1164.RISING_EDGE ;
USE WORK.std_logic_1164.ALL；
VHDL库的用法 2.4
QuartusⅡ设计实例
1. 为本项工程设计建立文件夹
假设本项设计的文件夹取名为adder， 路径为：d:\adder。
一、组合逻辑电路设计
2.4 原理图电路设计方法 在此拟利用原理图输入设计方法完成1位全加器的设计。1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。下面将给出使用原理图输入的方法进行底层元件设计和层次化设计的主要步骤。事实上，除了最初的输入方法稍有不同外，主要流程与前面介绍的VHDL文本输入法完全一致。
1．为本项工程设计建立文件夹
2．输入设计项目和存盘 原理图编辑输入流程如下： （1）打开Quartus?II，选择File→New命令，在弹出的New窗口中选择Block?Diagram/ Schematic File选项，单击OK按钮后将打开原理图编辑窗口。 2.4.1
1位全加器设计 2.4.1
1位全加器设计 （3）单击“…”按钮，找到基本元件库路径c:/altera/90/quartus/libraries/primitives/logic项（假设Quartus II安装在e盘的altera文件夹），选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击Symbol窗口中的OK按钮，即可将元件调入原理图编辑窗口中。也可以直接在Name栏输入需要的元件名。分别调入元件and2、not、xnor和输入/输出
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二十四小时计时器南理工EDAquartus应用详解.doc25页
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二十四小时数字计时器
一、实验内容及题目简介
利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。
二、实验设计要求
（1）设计基本要求
1、能进行正常的时、分、秒计时功能；
2、分别由六个数码管显示时分秒的计时；
3、 K1是系统的使能开关（K1 0正常工作，K1 1时钟保持不变）；
4、 K2是系统的清零开关（K2 0正常工作，K2 1时钟的分、秒全清零）；
5、 K3是系统的校分开关（K3 0正常工作，K3 1时可以快速校分）；
6、 K4是系统的校时开关（K4 0正常工作，K4 1时可以快速校时）；
2 设计提高部分要求
1、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’ 55”,59’57” 时报时频率为512Hz,59’59”时报时频率为1KHz, ）；
2、闹表设定功能；
3、自己添加其他功能；
三、方案论证
数字钟整体框图如下图所示 本实验的目的是利用QuartusII软件设计一个多功能的数字计时器，使该计时器具有计时，显示，清零，较分，校时及整点报时功能。依据上述数字钟电路结构方框图可知，秒计时器和分计时器均为60进制，小时计时器是24进制计数器。当秒计时器对1HZ时钟脉冲信号计数到60时，产生一个进位脉冲，使分计时器的数值加1，同样，分计时器计数到60时，使小时计时器的数值加一。秒计数模块和分计数模块的核心是模60的计数器，时计数模块的核心为模24的计数器，并且采用同步计数的方法，即三个模块的时钟信号均来自同一个频率信号。
当数字钟走时出现误差时，通过校时电路对时，分的时间进行校正，其中校时电路和清零电路只需在
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基于MSI芯片74160设计模为100的计数器
1、实验目的：
基于MSI芯片74160，利用QuartusII软件设计并实现一个计数器的逻辑功能，通过电路的仿真和硬件验证，进一步了解计数器的特性和功能。
2、实验原理：
利用集成计数器MSI芯片的清零端和置数端实现归零，可以按自然态序进行计数的N进制计数器的方法。集成计数器中，清零、置数均采用异步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零端采用异步方式、置数端采用同步方式的有74LS161、74LS160。
功能真值表
3、实验环境：
PC机（Windowsxp，QuartusII）
4、实验内容：
按照第五章相关内容，完成计数器的实际，包括原理图输入、编译、综合、适配、仿真，并将此计数器电路设计成一个硬件符号入库。最后利用两个MSI芯片74160完成一个模为60的计数器的设计，包括原理图的输入、编译、综合、适配、仿真。
5、实验步骤：
Step1.启动QuartusII“开始”菜单“所有程序”中的“Altera”程序框中选择“QuartusII”如图1所示：
Step2.建立工作库目录文件夹以便设计工程项目的存储
EDA工具中的任何一项设计都是一项工程（PROJECT）,应首先为此工程建立一个放置与此工程相关的文件的文件夹，此文件夹将被EDA软件默认为工作库（WORK
LIBRARY）.一般不同的设计项目最好放在相应的文件夹中，注意，一个设计项目可以包含多个设计文件夹。本项目中的文件夹取名为counter_100，路径为：E:/数字逻辑/作业//。注意：文件夹名不能用中文，且不可带空格。
Step3.输入设计
（1）打开QuartusII，选择File|New命令。在New窗口中（如图2所示）的DeviceDesign File中选择硬件设计文件类型为Block Diagram/Schematic File，然后在框图设计文件编辑窗中输入源程序图1的文件。
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[教学]试验二 基于QuartusII的流水灯设计仿真
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24进制计数器的设计最好是做的 我需要设计电路图 用Quartus2设计仿真的更好（加100分）有的大大发我吧 百度Hi我
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用74161做了个24进制的计数器,主要元器件为：74161（集成计数器）、7SEG-BCD(七段bcd数码显示管）、7401（与非门）、7404（与非门）、BUTTON（按钮）、NAND(与非门）、AND(与门）、RES（电阻）.工作原理：没按一次BUTTON,提供一次上升沿脉冲,第一块74161计数一次,每计数到十次时,下一块74161计数一次,计数从0开始,计数到23,为二十四进制计数器,到达23后又从0开始计数.用的是proteus仿真的,不知合你的意不?发张截图给你看看吧!行的话就联系我,给你仿真图.
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