微电子电路设计中如何选择合适的电容？
当你在选择电容时，面对形形色色的该如何选择呢？笔者分别来谈一谈常见的一些电容和其普遍的适用范围。注意:电容种类实在太多，所以这里只会涉及微电子电路设计中常见电容的使用的。譬如那些什么可变电容，超级电容等等暂时先不会覆盖到。Ceramic Capacitor(陶瓷电容-无极性电容):Pros：低ESR，很好的高频特性，稳定性高，温度系数小。Cons:电容值相对较低(几pFto几十uF)，脆弱易受损，电容值受电压影响较大陶瓷电容几乎是目前使用最最多的一种电容，常见用于去耦，信号耦合和模拟滤波器设计等等。现在工艺越来越好，大容值的陶瓷电容也能买到，只不过价钱相对较高。现在通常PCB的密度很高尺寸小，尤其是消费电子，很少会再见到使用leadedcap，常用的封装目前来说几乎都是贴片的。由于制作工艺的限制，低ESR电容的容值一般不会太高。Electrolytic capacitor(电解电容-有极性电容):Pros：高容值，相对便宜，不易受损，电容值受电压影响小。Cons:高ESR，ESL，很差的高频特性，稳定性低，温度系数高电解电容在电源电路里是很常见的，通常电容值比较大，从几个uF到几千uF的容值你都可以找的到。因为其高容值，高频特性差的特点(通常上图是我简单画的一个常用的电源模块设计，假如5V是整个PCB的总电源，一般这个电源后面放的去耦电容会使用电解电容，因为在这个位置我们通常不会太过多关注高频去耦，所以可以用相对较低的价钱得到一个较大的电容来去耦稳压。讲到这里，可能有人会问，我可以用陶瓷电容来替代这个电解电容吗？可以，也不可以。再解释这个之前，我们先来讲一下两种电容的容值v.s.电压的关系。看下图上图来自:http://search.murata.co.jp/Ceramy/image/img/A01X/G101/ENG/GRMJA01-01.pdf这是我随便从Murata的一个陶瓷电容的datasheet上面截的一个电容变化v.s.电压的plot。很明显的可以看出来电容的值对于对其所加的电压不是一个恒定的值，也就是说对于上面这个电容，10V的时候电容值是0.1uF而电压变为50V时其实只有0.05uF。而电解电容的有点就在于它比陶瓷电容有更小的voltage dependency。其实电容值不仅仅会跟随电压变化而变化，还会根据温度的变化而变化，在这一点上电解电容是不如陶瓷电容的。从DFM(Design for manufacturability)和reliability的角度来说，电解电容一般都比较大，对于集成度超高的PCB很难fit进去。电解电容比陶瓷电容对物理损坏的抗性要高得多，尤其是在flex pcb上，陶瓷电容很容易受切损。但是在reliability上讲，陶瓷电容却又比电解电容要好。电解电容其实是一个大类，常见的是铝电解电容。还有钽电解电容等等。比如钽电容，它改善了铝电解电容的一些缺点，其容值密度更高，有更好的高频特性，更reliable。但是！钽电容对于反向电压的容忍性极差，如果电压反向了或所加电压高于额定电压会很容易'爆'。Decoupling Cap and PCB Layout电容的频响特征，决定其频响特征的是ESR，ESL，和本身的C。在日常设计中，对layout比较critical的电容通常是去耦电容。常见的去耦电容使用都是一个大的+一个小的，因为容值小的电容普遍有更小的ESR，ESL，意味着在高频它整体看上去仍然会像一个电容而不是电感。这样的话就可以弥补大电容所覆盖不到的高频。正如下图所示，把一个100nF和一个1nF的阻抗频率特征曲线放在一起整体容性可以覆盖到将近200MHz，而单单100nF只能大概到20MHz。所以最基本的PCB layout rule，把去耦电容放的离你芯片的pin越近越好，因为要保证PCB trace的寄生电阻，电感最小，这不仅仅是从Power到电容，还包括电容到ground!其次，放置电容时要远离噪声高的或者高频数字信号的线路。上图来自:https://en.wikipedia.org/wiki/Decoupling_capacitor#/media/File:MLCC-Imp-versus-Freqenz.engl.png对于微电子设计，可以说这两类电容几乎覆盖了平时所用到电容的90%以上。(其实我目前为止也很少接触其他种类电容)。当然了，如果你有兴趣了解其他电容，网上有很多信息可以去看，无非就是性能上的差别。关键在于设计时要把之前所提到不同电容的优点和缺点考虑进去，想想这些优缺点加进去会对你的电路造成什么样的影响？影响具体是多少？想明白了你才能做出正确的决定，从而选到一个最合适的电容。留几个我面试时关于电容常问的问题1。为什么容值较大的陶瓷电容在加上电压工作时会发出声音？比如DC-DC converter的output capacitor。2。如下图所示，电容C是一个常见的陶瓷电容(非理想器件)，容值为C=100nF，ESR=30mΩ，ESL=1nH，RatedVoltage为5V。电流源I为理想电流源。[Hints:请考虑一切可能发生的事情]在T=0时开关关闭，请解释从T=0开始电容两端电压的变化，容值的变化。画出经过电容C的电流和两端的电压相对于时间的曲线。 如果下图理想电流源换成理想电压源V=3V，请问电容充电到99%需要多长时间？还是使用理想电压源对这个电容C充电充到电压V1。根据公式，储存在电容上的总能量为E=\frac{1}{2}CV^{2}，而C=\frac{Q}{V}，所以E=\frac{1}{2}QV。但是理想电压源输出的总能量P=QV。为什么充电后到达电容C的能量只有一半？再进阶一点问题，有什么方法可以将充电的能量损失降低到接近零？【注：本文授权自知乎专栏电路杂谈，仅代表作者本人观点。未经授权，禁止转载。】EDN电子技术设计ID：edn-china
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电路设计,电阻电容大小选择的原则是什么?
美味蜗牛DCM
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电路设计,电阻大小选择的原则是：根据限流分压,确定阻值大小电路设计,电容大小选择的原则是：根据电容滤波、耦合、谐振、延时、补偿等特性确定,有的是满足一定范围就可以,有的必须为一确定值
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电容跟电阻一起产生震荡决定频率。
你这叫求助不叫分享
帮助晶振起振
这两个电容叫晶振的负载电容，分别接在晶振的两个脚上和对地的电容，一般在几十皮发。它会影响到晶振的谐振频率和输出幅度，一般订购晶振时候供货方会问你负载电容是多少。 晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容）经验值为3至5pf.各种逻辑芯片的晶振引脚可以等效为电容三点式振荡器. 晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联. 在晶振输出引脚 XO 和晶振输入引脚 XI 之间用一个电阻连接, 对于 CMOS 芯片通常是数 M 到数十 M 欧之间. 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了. 这个电阻是为了使反相器在振荡初始时处与线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振. 石英晶体也连接在晶振引脚的输入和输出之间, 等效为一个并联谐振回路, 振荡频率应该是石英晶体的并联谐振频率. 晶体旁边的两个电容接地, 实际上就是电容三点式电路的分压电容, 接地点就是分压点. 以接地点即分压点为参考点, 振荡引脚的输入和输出是反相的, 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡. 在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围. 外接时大约是数 PF 到数十 PF, 依频率和石英晶体的特性而定. 需要注意的是: 这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是 0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量. 在这里不能画图, 不知道叙述是否清楚. 一般芯片的 Data sheet 上会有说明转自网上
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为兴趣而生，贴吧更懂你。或名称：薄膜介质可变电容器；符号：；可变电容量：15--550p；主要特点：体积小，重量轻；损耗比空气介质的大；应用：通讯，广播接收机等；名称：薄膜介质微调电容器；符号：；可变电容量：1--29p；主要特点：损耗较大，体积小；应用：收录机，电子仪器等电路作电路补偿；名称：陶瓷介质微调电容器；符号：；可变电容量：0.3--22p；主要特点：损耗较小，体积较小；应
名称：薄膜介质可变电容器
可变电容量：15--550p
主要特点：体积小，重量轻；损耗比空气介质的大
应用：通讯，广播接收机等
名称：薄膜介质微调电容器
可变电容量：1--29p
主要特点：损耗较大，体积小
应用：收录机，电子仪器等电路作电路补偿
名称：陶瓷介质微调电容器
可变电容量：0.3--22p
主要特点：损耗较小，体积较小
应用：精密调谐的高频振荡回路
独石电容最大的缺点是温度系数很高,做振荡器的稳漂让人受不了,我们做的一个555振荡器,电容刚好在7805旁边,开机后,用示波器看频率,眼看着就慢慢变化,后来换成涤纶电容就好多了.
独石电容的特点：
电容量大、体积小、可靠性高、电容量稳定，耐高温耐湿性好等。 应用范围：广泛应用于电子精密仪器。各种小型电子设备作谐振、耦合、滤波、旁路。
容量范围：0.5PF--1UF
耐压：二倍额定电压。
里面说独石又叫多层瓷介电容，分两种类型，1型性能挺好，但容量小，一般小于0.2U，另一种叫II型，容量大，但性能一般。
就温漂而言: 独石为正温糸数+130左右,CBB为负温系数-230,用适当比例并联使用,可使温漂降到很小.
三、电容大小的选择。
在电路设计中，电容的容量大小直接关系到电路的稳定性，例如：根据公式“C＝I/(△V/△t)”，假设某电路平均电流为6A，△V=50mV，△t=10μS，就可计算出此处对电容总容量的要求为1200μF。如果选用1000UF可能在短期内不会出现问题，但长时间运行就会出现电容暴浆等故障。在电路设计过程中，并不是电容越大，滤波效果越好，这要看具体电路，在低频电路中，电容值越大，对纹波的滤除效果就越好，但如果有高频信号，就不一定了。在高频段要选择合适的电容
值和电容类型，一般采用云母电容和高频瓷片电容，电容值一般都比较小。
高速数字电路设计电容选型首选法则及实例分析
关键词：去耦（decouple）、旁路（Bypass）、等效串联电感（ESL）、等效串联电阻（ESR）、
高速电路设计、电源完整性（PI）、信号完整性（SI）
高手和前辈们总是告诉我们这样的经验法则：“在电路板的电源接入端放置一个1～10μF
的电容，滤除低频噪声；在电路板上每个器件的电源与地线之间放置一个0.01～0.1μF 的
电容，滤除高频噪声。”在书店里能够得到的大多数的高速PCB 设计、高速数字电路设计的
经典教程中也不厌其烦的引用该首选法则（老外俗称Rule of Thumb）。但是为什么要这样
首先就我的理解介绍两个常用的简单概念。
什么是旁路？旁路（Bypass），是指给信号中的某些有害部分提供一条低阻抗的通路。
电源中高频干扰是典型的无用成分，需要将其在进入目标芯片之前提前干掉，一般我们采用
电容到达该目的。用于该目的的电容就是所谓的旁路电容（Bypass
Capacitor）,它利用了
电容的频率阻抗特性（理想电容的频率特性随频率的升高，阻抗降低，这个地球人都知道），
可以看出旁路电容主要针对高频干扰（高是相对的，一般认为20MHz 以上为高频干扰，20MHz
以下为低频纹波）。
什么是退耦？退耦（Decouple），最早用于多级电路中，为保证前后级间传递信号而不
互相影响各级静态工作点的而采取的措施。在电源中退耦表示，当芯片内部进行开关动作或
输出发生变化时，需要瞬时从电源线上抽取较大电流，该瞬时的大电流可能导致电源线上电
压的降低，从而引起对自身和其他器件的干扰。为了减少这种干扰，需要在芯片附近设置一
个储电的“小水池”以提供这种瞬时的大电流能力。
在电源电路中，旁路和退耦都是为了减少电源噪声。旁路主要是为了减少电源上的噪声
对器件本身的干扰（自我保护）；退耦是为了减少器件产生的噪声对电源的干扰（家丑不外
扬）。有人说退耦是针对低频、旁路是针对高频，我认为这样说是不准确的，高速芯片内部
开关操作可能高达上GHz，由此引起对电源线的干扰明显已经不属于
低频的范围，为此目的
的退耦电容同样需要有很好的高频特性。本文以下讨论中并不刻意区分退耦和旁路，认为都
是为了滤除噪声，而不管该噪声的来源。
简单说明了旁路和退耦之后，我们来看看芯片工作时是怎样在电源线上产生干扰的。我
们建立一个简单的IO Buffer 模型，输出采用图腾柱IO 驱动电路，由两个互补MOS 管组成
的输出级驱动一个带有串联源端匹配电阻的传输线（传输线阻抗为Z0）。
设电源引脚和地引脚的封装电感和引线电感之和分别为：Lv 和Lg。两个互补的MOS 管
（接地的NMOS 和接电源的PMOS）简单作为开关使用。假设初始时 刻传输线上各点的电压
和电流均为零，在某一时刻器件将驱动传输线为高电平，这时候器件就需要从电源管脚吸收
电流。在时间T1，使PMOS 管导通，电流从PCB 板上的VCC 流入，流经封装电感Lv，跨越PMOS 管，串联终端电阻，然后流入传输线，输出电流幅度为VCC/（2×Z0）。电流在传输线
网络上持续一个完整的返回（Round-Trip）时间，在时间T2 结束。之后整个传输线处于电
荷充满状态，不需要额外流入电流来维持。当电流瞬间涌过封装电感
包含各类专业文献、外语学习资料、中学教育、各类资格考试、幼儿教育、小学教育、文学作品欣赏、31电路设计中如何选择电容等内容。　
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