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自动化设备电气原理图的规范设计
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JTAG电路设计规范
1． JTAG电路简介& JTAG的全称是Joint Test Action Group，即联合测试行动小组。目前，JTAG已成为一种国际标准测试协议，主要用于各类芯片的内部测试。现在大多数高级器件（包括FPGA、MCU、DSP以及CPU等）都支持JTAG协议，如FPGA、DSP器件等。标准的JTAG接口是4线接口：TMS、TCK、TDI以及TDO，分别为模式选择、时钟、数据输入和数据输出信号线。JTAG电路的功能模块如图所示& & & 在芯片的核心逻辑（Core）与外界管脚之间加入串行扫描寄存器单元，并将这些单元连接起来，用一个专门的控制器来控制。因为这些逻辑单元在器件最“边缘”处，形象地称之为“边界扫描测试”。&&JTAG最初是用来对芯片进行测试的，基本原理是在器件内部定义一个TAP（Test Access Port，测试访问口）端口，通过专用的JTAG测试工具对进行内部节点进行测试。&此外，JTAG协议允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试。此外，JTAG接口还常用于实现ISP（In-SystemProgrammable，在线编程），对FLASH等器件进行编程。JTAG在线编程的特征也改变了传统生产流程，将以前先对芯片进行预编程再装到板上的工艺简化为：先固定器件到电路板上，再用JTAG编程，从而大大加快工程进度。1985年，由Philips、Siemens、Ericsson等公司成立JETAG（JointEuropean Test Action Group）1986年，随着一些其他地区公司的加入，更名为：JTAG（JointTest Action Group）&1988年，JTAG提出了标准的边界扫描体系结构。1990年，IEEE正式收录了JTAG标准，命名为：IEEE。2．JTAG边界扫描电路&&边界扫描测试（BST：BOUNDARY SEAN TEST）一般采用4线接口（在5线接口中，有一条为主复位信号）。也可以通过PC机的RS-232接口就能模拟BST的功能。BST标准接口是用来对电路板进行测试的，可在器件正常工作时捕获功能数据。器件的边界扫描单元能够迫使逻辑追踪引脚信号，或从器件核心逻辑信号中捕获数据，再强行加入的测试数据串行第移入边界扫描单元，捕获的数据串行移出并在器件外不同预期的结果进行比较，根据比较结果给出扫描状态，以提示用户电路设计是否正确。典型边界扫描测试电路的结构如图所示。3．JTAG电路时序&&JTAG电路的时序如图所示，所有基于JTAG的操作都必须同步于JTAG时钟信号TCK。在TCK的上升沿读取或输出有效数据，有严格的建立、保持时间要求，因此一般情况下JTAG的时钟不会太高。& & &4．FPGA芯片中JTAG扫描电路的工作流程&&&&JTAG边界扫描测试由测试访问端口的控制器管理，只要FPGA上电后电压正确，且JTAG链路完整，则JTAG电路可立即正常工作，清空JTAG配置寄存器等待外界响应，整体流程如图所示。& &&&&TMS、TRST 和TCK引脚管理TAP控制器的操作，TDI和TDO为数据寄存器提供串行通道。TDI也为指令寄存器提供数据，然后为数据寄存器产生控制逻辑。对于选择寄存器、装载数据、检测和将结果移出的控制信号，由测试时钟（TCK）和测试模式（TMS）选择两个控制信号决定。在四线接口标准中，利用TDI，TDO，TCK，TMS四个信号，它们合成为TAP测试处理端口（Test Access Port），测试复位信号（TRST,一般以低电平有效）一般作为可选的第五个端口信号。序号审查内容1对芯片JTAG引脚的处理确认没有直接与电源或地相连2确认JTAG引脚没有按照芯片手册中“when &not being used”的情况进行设置3对可编程器件及其他多功能器件的JTAG测试口，在设计时未复用为一般I/O？4TDI 引脚上拉,上拉电阻是否小于等于4.7K，大于等于1K5TDO &引脚没有复用为I/O脚，TDO串联33欧姆，保证信号完整性（确认JTAG电平类型，防止不满足电平要求）6TMS &引脚上拉， 上拉电阻是小于4.7k，当同一条菊花链上串接多个JTAG器件时，TMS的上拉电阻阻值适当减小。上拉电阻大于470欧姆。7器件手册中若给出TCK引脚的参考电路，电路设计参考TCK8器件手册若未给出TCK参考电路，TCK下拉。下拉电阻1k，当同一条菊花链上串接多个JTAG器件时，TCK的下拉电阻阻值适当减小，下拉电阻保证大于330欧姆9器件手册若给出/TRST引脚的参考电路，电路设计按照手册进行。10器件手册若未给出/TRST参考电路，/TRST下拉，下拉电阻1K。当同一条菊花链上串接多个JTAG器件时，TCK的下拉电阻阻值适当减小？330欧姆。11对于不同工作电压的JTAG器件在构成菊花链时，注意了接口电平的兼容性。Intel部分器件GTL电平，CPLD、FPGA注意JTAG所处BANK的电源及电平要求。12为了方便生产测试时在ICT针床上完成JTAG测试，每个JTAG信号都引出了ICT测试点。14如果BS器件的BSDL文件中要求器件的某些管脚在进行JTAG接口测试时处于特定的逻辑电平，则这些管脚是否按照BSDL文件中的要求已经设置成特定的逻辑电平。15被测板的电源线和地线是否按规范引出到JTAG接口的电源线和地线上？在被测板的电源连接到JTAG接口的电源之前是否没有串接任何电阻？16JTAG接口的插座是否按照规范的要求进行设计17JTAG菊花链的设计是否按照规范的要求进行设计18对于每一个边界扫描器件是否都能提供正确的BSDL文本19在设计扫描链连接方式时，是否考虑了得到最高的TCK工作频率20是否正确处理了兼容电平敏感扫描设计的BS芯片21是否考虑了JTAG加载Flash的方式22在采用JTAG加载Flash时，是否将Flash的WE信号线引出到JTAG接口上（DirectWrire方式）以缩短加载时间23在采用JTAG加载Flash时，如果引出了WE信号，则是否将WE信号线作上拉处理,上拉电阻是否大于1K，小于4.7K24在采用JTAG加载Flash时，是否考虑了省去Bootrom和PLCC插座，节省单板成本的设计方法25在采用JTAG加载Flash，将Bootrom和Flash合二为一时，是否考虑了Flash的数据保护问题26.2与Flash加载相关的Flash控制引脚，是否直接或间接连接到BS器件上27如果存在多个BS器件控制一个Flash的情况，则是否将这些JTAG器件都连接在同一条菊花链中28在采用JTAG加载Flash时，是否提供了二进制（BIN）格式的编程数据文件29在采用JTAG实现PLD编程时，是否提供了SVF格式的编程文件30在进行BS器件的USERCODE测试时，是否在BSDL文本中正确设置了用户代码31是否考虑了可以将电路板上的非BS器件替换成相应的BS器件以提高JTAG测试的故障覆盖率32如果利用JTAG进行板级互连测试，是否提供了Allegro格式或者EDIF格式的网表每个JTAG，都并联0欧姆电阻，电阻选焊。当JTAG链扫描不通时，通过焊上电阻，并且断开TDO的输出33欧姆电阻。可以跳过损坏器件。
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